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公开(公告)号：KR100755661B1
公开(公告)日：2007-09-05
申请号：KR1020050018795
申请日：2005-03-07
Applicant: 삼성전자주식회사
CPC classification number: C25D17/10 , C25D7/123 , C25D17/001 , H01L21/2885
Abstract: 도금 처리 공정에서 사용되는 도금 처리 장치가 제공된다. 도금 처리 장치는 도금액이 공급되며 도금액 입구 및 도금액 출구가 형성되어 있는 도금조, 도금조 내에 설치되어 있는 애노드, 애노드와 소정 간격 이격되어 대향하며 피도금물이 설치되는 캐소드 및 애노드와 캐소드 사이에 설치되는 플로팅 전극을 포함한다.
도금 처리 장치, 플로팅 전극, 애노드, 캐소드, 피도금물, 도금층-
公开(公告)号：KR100689665B1
公开(公告)日：2007-03-08
申请号：KR1020030078195
申请日：2003-11-06
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L28/10 , H01F41/041 , H01F2017/0046 , H01L23/5227 , H01L27/08 , H01L2924/0002 , H01L2924/00
Abstract: 저렴한 비용으로 제조할 수 있는 SOC용 인덕터의 제조 방법이 개시되어 있다. 상기 인덕터는 하부 배선 상에 형성된 씨드층으로부터 성장한 인접하는 도전성 패턴들이 수평 및 수직 성장을 통해 서로 연결되어 형성된 도전성 라인을 포함한다. 전해 또는 무전해 도금 공정을 적용하여 저렴한 비용으로 간단하게 인덕터를 제조할 수 있으며, 도전성 라인의 폭 및 높이를 원하는 수준까지 향상시킬 수 있으므로 높은 단차를 갖는 나선형 구조의 인덕터를 형성할 수 있다.
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公开(公告)号：KR100555513B1
公开(公告)日：2006-03-03
申请号：KR1020030053890
申请日：2003-08-04
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76877 , H01L21/76847
Abstract: 본 발명의 금속배선구조는, 제1 층간절연막 내에 배치된 하부금속배선막패턴을 포함한다. 제1 층간절연막 및 하부금속막패턴 위에는 하부금속막패턴의 일부표면을 노출시키는 비아컨택홀을 갖는 금속간절연막이 배치된다. 금속간절연막 위에는 비아컨택홀을 노출시키는 트랜치를 갖는 제2 층간절연막을 배치시킨다. 비아컨택홀의 측면 및 제2 하부금속배선막패턴의 노출표면 위에는 장벽금속층이 형성된다. 장벽금속층 위에는 비아컨택홀 내부를 채우고 트랜치의 일부를 채우는 제1 상부금속배선막패턴이 배치된다. 제1 상부금속배선막패턴 위에는 보이드확산방지막이 배치된다. 그리고 보이드확산방지막 위에는 트랜치 내부를 모두 채우는 제2 상부금속배선막패턴이 배치된다.
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公开(公告)号：KR1020060002651A
公开(公告)日：2006-01-09
申请号：KR1020040051786
申请日：2004-07-03
Applicant: 삼성전자주식회사
IPC: H04N5/349
CPC classification number: H04N5/349
Abstract: 이미지 센서의 해상도를 향상시킬 수 있는 데이터 처리 방법에 관한 것이다.
이미지 센서 해상도 향상 방법은 소정의 해상도를 가지는 매트릭스 형태의 이미지 센서를 일정 방향으로 단위화소 길이의 행 방향 또는 열 방향으로 1/N만큼씩 이동시키면서 얻은 N개의 이미지 데이터를 저장하는 단계와, N개의 이미지 데이터를 행 또는 열 방향으로 인터믹싱배열(intermixing and arraging)하는 단계 및 인터믹싱배열된 이미지 데이터를 처리하여 이미지 센서의 해상도의 N배의 해상도를 가지는 고화질의 이미지 데이터를 추정하는 단계를 포함한다.
이미지 데이터, 이미지 센서, 데이터 처리, 해상도-
公开(公告)号：KR1020050026272A
公开(公告)日：2005-03-15
申请号：KR1020030063293
申请日：2003-09-09
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: A method of forming a metal line of a semiconductor device is provided to restrain electrical failure of a metal line or a metal plug by using an alloy line. An insulating layer(302) with a damascene pattern composed of a first trench(304a) and a via hole(306) and a second trench(304b) is formed on a lower layer(300). A diffusion barrier(308), a first seed layer, and a first conductive layer are sequentially formed thereon. At this time, the via hole and the second trench are completely filled with the first conductive layer. An additional material layer and a second conductive layer are sequentially formed on the resultant structure to fill completely the first trench. The insulating layer is exposed to the outside by planarizing the resultant structure. An alloy layer(314) is formed in the via hole and the first trench by using a heat treatment.
Abstract translation: 提供形成半导体器件的金属线的方法，以通过使用合金线来抑制金属线或金属插塞的电气故障。 在下层（300）上形成具有由第一沟槽（304a）和通孔（306）和第二沟槽（304b）组成的镶嵌图案的绝缘层（302）。 在其上依次形成扩散阻挡层（308），第一籽晶层和第一导电层。 此时，通孔和第二沟槽被完全填充有第一导电层。 在所得结构上依次形成附加材料层和第二导电层，以完全填充第一沟槽。 通过平坦化所得结构将绝缘层暴露于外部。 通过热处理在通孔和第一沟槽中形成合金层（314）。
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Patent Agency Ranking
公开(公告)号：KR1020050025815A
公开(公告)日：2005-03-14
申请号：KR1020030062751
申请日：2003-09-08
Applicant: 삼성전자주식회사
IPC: B24B37/013 , B24B37/00 , H01L21/304
CPC classification number: H01L21/3212 , B24B37/042 , H01L21/31053
Abstract: A chemical mechanical polishing method is provided to detect an end point accurately, and to reduce polishing errors by detecting a real time polishing state without an additional end point detector in spite of passing operation time. A polishing end time is set(S1), and a substrate is polished by rotating an abrasive pad or the substrate while pressing the substrate to the abrasive pad including abrasive fluid under specific pressure. The substrate is polished while increasing an amount of accessory products deposited on the abrasive pad(S2), and the polishing rate is decreased by the accessory products deposited on the abrasive pad(S3). A work piece is polished according to desired value by finishing polishing at polishing end time(S4). The amount of accessory products is controlled by regulating supply or discharge of the abrasive fluid, and polishing end time is set by checking polishing result of plural samples.
Abstract translation: 提供了一种化学机械抛光方法来精确地检测终点，并通过检测实时抛光状态而减少抛光误差，而无需额外的终点检测器，尽管经过操作时间。 设置抛光结束时间（S1），并且通过在将衬底压到包括在特定压力下的磨料流体的磨料衬垫的同时旋转磨料垫或衬底来抛光衬底。 抛光衬底，同时增加沉积在研磨垫（S2）上的附加产品的量，并且通过沉积在研磨垫（S3）上的附属产品来降低抛光速率。 通过在抛光结束时间进行精加工抛光，根据期望值对工件进行抛光（S4）。 通过调节磨料流体的供给或排出来控制辅助产品的数量，并通过检查多个样品的抛光结果来设定抛光结束时间。
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公开(公告)号：KR100672941B1
公开(公告)日：2007-01-24
申请号：KR1020040079543
申请日：2004-10-06
Applicant: 삼성전자주식회사
IPC: C09K3/14
Abstract: 구리 다마신 공정 후에 웨이퍼 상에 발생하는 부식을 효과적으로 억제할 수 있는 부식 억제 세정 용액 및 이를 이용하는 씨엠피 공정을 제공한다. 상기 부식 억제 세정 용액은 테트라졸(tetrazole) 화합물을 포함하는 부식억제제; 용매; 및 pH 조절제를 포함한다. 상기 부식 억제 세정 용액은 구리를 포함하는 웨이퍼의 표면을 세정하는 세정 공정에 사용될 수 있다. 또한 구리막을 연마하는 CMP 공정 후에, 상기 부식 억제 세정 용액을 이용하여 연마 패드를 컨디셔닝할 수 있다.
부식 억제-
公开(公告)号：KR1020060134473A
公开(公告)日：2006-12-28
申请号：KR1020050054167
申请日：2005-06-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/53238 , H01L21/76807 , H01L21/76846 , H01L21/76847 , H01L21/76864 , H01L21/76871 , H01L21/76877 , H01L21/76883 , H01L23/53233 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: A selective copper alloy interconnection of a semiconductor device and a method for forming the same are provided to enhance reliability of a wide interconnection and prevent resistance from increasing in a narrow interconnection by providing a first interconnection with low resistance. A selective copper alloy interconnection includes a substrate(51), a dielectric(63) formed on the substrate, a first interconnection formed in the dielectric, and a second interconnection(87) formed in the dielectric and having a larger width than the first interconnection. The first interconnection has a first pure copper pattern, and the second interconnection has a copper alloy pattern. The copper alloy pattern is an alloy layer formed of copper and an additive material.
Abstract translation: 提供半导体器件的选择性铜合金互连及其形成方法，以通过提供具有低电阻的第一互连来提高宽互连的可靠性并防止在窄互连中的电阻增加。 选择性铜合金布线包括基板（51），形成在基板上的电介质（63），形成在电介质中的第一互连件和形成在电介质中并具有比第一互连件宽的宽度的第二互连（87） 。 第一互连具有第一纯铜图案，第二互连具有铜合金图案。 铜合金图案是由铜和添加剂材料形成的合金层。
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公开(公告)号：KR1020060030685A
公开(公告)日：2006-04-11
申请号：KR1020040079543
申请日：2004-10-06
Applicant: 삼성전자주식회사
IPC: C09K3/14
Abstract: 구리 다마신 공정 후에 웨이퍼 상에 발생하는 부식을 효과적으로 억제할 수 있는 부식 억제 용액 및 이를 이용하는 씨엠피 공정을 제공한다. 상기 부식 억제 용액은 테트라졸(tetrazole) 화합물을 포함하는 부식억제제; 용매; 및 pH 조절제를 포함한다. 상기 부식 억제 용액은 구리를 포함하는 웨이퍼의 표면을 세정하는 세정 공정에 사용될 수 있다. 또한 구리막을 연마하는 CMP 공정 후에, 상기 부식 억제 용액을 이용하여 연마 패드를 컨디셔닝할 수 있다.
부식 억제-
公开(公告)号：KR100568449B1
公开(公告)日：2006-04-07
申请号：KR1020040040536
申请日：2004-06-03
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 반도체소자의 배선 형성방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 갖는 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막 상에 금속 층간절연막을 형성하고, 상기 금속 층간절연막을 패터닝하여 상기 하부배선을 노출시키는 다마신 패턴을 형성한다. 이어서, 상기 금속 층간절연막 상에 상기 다마신 패턴을 채우는 금속막을 형성하되, 상기 금속막은 상기 다마신 패턴의 상부에서 리세스 영역을 갖도록 형성된다. 상기 금속막 상에 연마 희생층을 콘포말하게 형성한다. 상기 연마 희생층을 갖는 결과물에 대한 제1 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 노출시킴과 동시에, 상기 리세스 영역의 상기 금속막 상에 잔존하는 연마 희생층 패턴을 형성한다. 이어서, 상기 연마 희생층 패턴을 연마 저지층으로 사용한 제2 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 제거한다. 상기 제2 평탄화가 수행된 결과물에 대한 제3 평탄화를 수행하여 상기 연마 희생층 패턴 및 상기 연마 희생층 패턴 하부의 상기 금속막 상부를 제거하여 상기 다마신 패턴 내에 잔존하는 금속막 패턴을 형성한다.
Abstract translation: 提供了一种形成半导体器件的布线的方法。 该方法包括在半导体衬底上形成具有较低布线的层间绝缘膜。 在层间绝缘膜上形成金属层间绝缘膜，并且图案化金属层间绝缘膜以形成暴露下层布线的镶嵌图案。 接下来，在金属层间绝缘膜上形成金属膜以填充镶嵌图案，并且金属膜被形成为在镶嵌图案的上部具有凹陷区域。 抛光牺牲层共形地形成在金属膜上。 对具有抛光牺牲层的所得产品执行第一平坦化以暴露层间绝缘膜上的金属膜并且在凹陷区域中形成保留在金属膜上的抛光牺牲层图案。 接着，进行使用研磨牺牲层图案作为抛光停止层的第二平面化以去除层间绝缘膜上的金属膜。 执行第二平面化的结果的第三平面化以去除抛光牺牲层图案和抛光牺牲层图案下方的金属膜的上部，以形成保留在镶嵌图案中的金属膜图案。
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