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公开(公告)号：KR1020070062638A
公开(公告)日：2007-06-18
申请号：KR1020050122266
申请日：2005-12-13
Applicant: 전자부품연구원
IPC: H05K3/46
CPC classification number: H05K3/429 , H05K3/4007 , H05K3/423
Abstract: A method for manufacturing a multiple-layer printed circuit board is provided to shorten a bump forming time by forming a bump inside a penetration hole through an electrolytic plating. A method for manufacturing a multiple-layer printed circuit board includes the steps of: preparing a plurality of stacking plates having an insulation layer(10), a protection film(11) formed on a side of the insulation layer(10), a metal thin film(12) formed on the other side of the insulation layer(10), and a penetration hole(13) to penetrate the insulation layer(10) and the protection film(11); forming a bump by filling the penetration hole(13) of each of the stacking plates; exfoliating the protection film(11); forming a circuit pattern on each of the stacking plates by etching the metal thin film(12); and compressing each of the stacking plates. The bump filled in the penetration hole(13) is formed by a plating process.
Abstract translation: 提供一种制造多层印刷电路板的方法，用于通过在电镀中在穿透孔内形成凸起来缩短凸块形成时间。 一种制造多层印刷电路板的方法包括以下步骤：制备具有绝缘层（10），形成在绝缘层（10）侧的保护膜（11）的多个堆叠板，金属 形成在绝缘层（10）的另一侧的薄膜（12）和穿透绝缘层（10）和保护膜（11）的穿透孔（13）。 通过填充每个堆叠板的贯通孔（13）形成凸块; 剥离保护膜（11）; 通过蚀刻金属薄膜（12）在每个堆叠板上形成电路图案; 并压缩每个堆叠板。 填充在贯通孔（13）中的凸块通过电镀工艺形成。
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公开(公告)号：KR100563892B1
公开(公告)日：2006-03-24
申请号：KR1020030057422
申请日：2003-08-20
Applicant: 전자부품연구원
IPC: H04B1/40
Abstract: 본 발명은, 듀얼 밴드 이동 통신 단말기의 전압 제어 발진기에 관한 것으로서, 인덕터나, 커패시터 등의 전압 제어 발진기용 단위 소자들이 PCB기판에 칩 부품 형태로 실장되는 종래의 2차원적인 구조와는 달리, 관련 단위 소자들이 유전체 기판, 예컨대 세라믹 시트(sheet)를 적층하고 일체화시켜 3차원적인 구조로 형성함으로써, 종래와 같이 칩부품을 사용하지 않아도 되어 칩부품 비용과 그 실장 비용을 절감할 수 있고, 3차원적으로 모듈을 제조할 수 있어 그 크기를 종래의 스위칭 소자보다 최소화할 수 있도록 하며, 더불어 최상면의 유전체 기판에는, 개별 전압 제어 발진기 각각에 사용되는 공진 주파수 조절용의 커패시터 패턴을 인쇄하여 튜닝(tuning)이 종래 보다 쉽게 가능하도록 한다.
듀얼, 밴드, 적층, 전압, 발진기, 유전체, 기판, 세라믹-
公开(公告)号：KR100553369B1
公开(公告)日：2006-02-20
申请号：KR1020030098926
申请日：2003-12-29
Applicant: 전자부품연구원
IPC: H03F1/00
Abstract: 본 발명은 듀얼밴드 파워증폭기 모듈에 관한 것으로서, 칩인덕터와 칩 커패시터들 그리고 RFC를 세라믹 기판을 사용해 3차원적으로 적층 및 형성함으로써 모듈전체의 크기를 줄이도록 하는데, 이를 위해 상호간에 일정거리만큼 이격되도록 제1주파수대역의 파워증폭용MMIC와 제2주파수대역의 파워증폭용MMIC가 실장되는 각각의 위치에 소정의 전극패턴이 형성되며, 해당 주파수대역의 파워증폭용MMIC 각각의 양측에 입력매칭부와 출력매칭부의 소자기준전극패턴이 형성된 최상부레이어부;상기 최상부레이어부의 하부에, 상기 입력매칭부와 출력매칭부의 소자기준전극패턴과 대응되는 소정의 전극패턴이, 형성된 레이어를 원하는 값에 따라 다수개 적층 및 연결하여 형성한, 입/출력매칭레이어부;상기 입/출력매칭레이어부의 하부에 DC바이어스 인가용 RFC(Radio Frequency Choke)스트립 패턴이 형성된 레이어를 다수개 적층 및 연결하여 형성한, RFC 레이어부;상기 RFC레이어부의 하부에 상기 스트립 패턴과 연동하여 DC 바이어스 회로를 구성하는 소정의 바이패스 커패시터 패턴이 형성된 레이어를 다수개 적층 및 연결하여 형성한, 바이패스 레이어부;상기 바이패스 레이어부의 하부에 외부의 입/출력포트와 인터페이스하도록 소정의 전극패턴이 형성된 인터페이스 레이어부를 포함하여 이루어지도록 한다.
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公开(公告)号：KR100500391B1
公开(公告)日：2005-07-18
申请号：KR1020030032074
申请日：2003-05-20
Applicant: 전자부품연구원
IPC: H03H9/56
Abstract: 본 발명은 박막형 체적 탄성 공진기(Film Bulk Acoustic Resonator :FBAR)필터를 사용한 듀플렉싱 모듈에 관한 것으로서, 인덕터나 지연 신호 라인 등을 PCB기판에 칩 부품 형태로 실장하여 2차원적으로 듀플렉싱 모듈을 형성하는 종래의 기술과는 달리, 인덕터와 지연선 등을 각기 해당 세라믹 기판에 형성하고, 이들을 FBAR필터가 형성된 구조체와 적층시키도록 함으로써, 종래와 같이 칩부품을 사용하지 않아도 되어 칩부품 비용과 그 실장 비용을 절감할 수 있고, 3차원적으로 모듈을 제조할 수 있어 그 크기를 종래의 듀플렉싱 모듈보다 최소화할 수 있다.
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公开(公告)号：KR1020040050313A
公开(公告)日：2004-06-16
申请号：KR1020020078112
申请日：2002-12-10
Applicant: 전자부품연구원
IPC: H03F3/20
Abstract: PURPOSE: A power amplifier module is provided to reduce a cost of chip components and a cost required in embedding the chip components and to minimize a size of the chip components. CONSTITUTION: According to the power amplifier module, an input matching part(100) receives a RF signal and a power amplifier part(110) amplifies the RF signal received by the input matching part and an output matching part(120) matches an impedance of the amplified RF signal and then outputs it to the external. Passive elements of the input matching part and the power amplifier part and the output matching part are stacked on a plurality of ceramic boards, and an amplification integrated circuit element of the power amplifier part is embedded on the uppermost layer of the ceramic board. And a metal pattern is formed on a part where the IC element is embedded and on a part corresponding to its bottom layer.
Abstract translation: 目的：提供功率放大器模块，以降低芯片组件的成本和嵌入芯片组件所需的成本，并最大限度地减小芯片组件的尺寸。 构成：根据功率放大器模块，输入匹配部分（100）接收RF信号，功率放大器部分（110）放大由输入匹配部分接收的RF信号，输出匹配部分（120）匹配 放大的RF信号，然后将其输出到外部。 输入匹配部分和功率放大器部分和输出匹配部分的无源元件堆叠在多个陶瓷板上，功率放大器部分的放大集成电路元件嵌入陶瓷板的最上层。 并且在嵌入IC元件的部分和与其底层对应的部分上形成金属图案。
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Patent Agency Ranking
公开(公告)号：KR1020020066134A
公开(公告)日：2002-08-14
申请号：KR1020010006400
申请日：2001-02-09
Applicant: 전자부품연구원
IPC: H01G4/30
Abstract: PURPOSE: A layered ceramic capacitor is provided to minimize interference between elements. CONSTITUTION: A layered ceramic capacitor comprises many first and many second sheets(10,20) subsequently layered. Electrodes(11,21) are printed with Ag on the top sides of the first and the second sheets(10,20). A port(14) having a via hole(13) at its left is coupled to the first sheet(10). A port(23) having a via hole(24) at its right is coupled to the second sheet(20). The via holes(13,23) are filled with conductive paste. Only the first sheets(10) are electrically coupled to each other by the conductive paste. Only the second sheets(20) are electrically coupled to each other by the conductive paste. The layered ceramic capacitor is formed by capacitors, each formed by one of the first sheets(10) and one of the second sheets(20).
Abstract translation: 目的：提供层状陶瓷电容器，以最大限度地减少元件之间的干扰。 构成：层状陶瓷电容器包括随后分层的许多第一和许多第二片（10,20）。 电极（11,21）在第一和第二片（10,20）的顶侧上印有Ag。 在其左侧具有通孔（13）的端口（14）联接到第一片（10）。 在其右侧具有通孔（24）的端口（23）联接到第二片（20）。 通孔（13,23）填充有导电浆料。 只有第一片（10）通过导电膏彼此电耦合。 只有第二片（20）通过导电膏彼此电耦合。 层状陶瓷电容器由电容器形成，每个电容器由第一片材（10）中的一个和第二片材（20）之一形成。
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公开(公告)号：KR100243359B1
公开(公告)日：2000-02-01
申请号：KR1019970060600
申请日：1997-11-17
Applicant: 전자부품연구원
IPC: H01F10/20
Abstract: 본 발명의 적층형 페라이트 인덕터는 사각기둥의 모양을 갖는 페라이트 성형체와, 상기 페라이트 성형체의 외부를 둘러싸며 그 표면에 제1 노출 전극 및 제2 노출 전극을 갖고 그 내부에 상기 제1 노출 전극 및 제2 노출 전극을 연결하는 코일 패턴이 형성된 제1 그린 쉬트와, 상기 제1 그린 쉬트의 외부를 둘러싸는 제2 그린 쉬트와, 상기 제1 노출 전극 및 제2 노출 전극 상의 각각에 형성된 외부전극을 포함한다. 본 발명의 적층형 페라이트 인덕터의 코일 패턴이 비아홀에 의하여 연결되지 않아 단락되지 않으므로 적층형 페라이트 인덕터의 신뢰성을 향상시킬 수 있다.
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公开(公告)号：KR100238777B1
公开(公告)日：2000-01-15
申请号：KR1019970036538
申请日：1997-07-31
Applicant: 전자부품연구원
Abstract: 적층세라믹 부품제조용 지그에 관하여 개시한다. 이를 위한 본 발명은 복수개의 수직 및 수평홀이 형성된 패드와, 상기 패드에 형성된 수직홀에 마련되며, 상기 패드의 상면으로 부터 상하 수직운동이 가능하도록 마련된 복수개의 핀 및, 상기 패드의 내부에서 상기 복수개의 핀과 단부가 각각 접촉되며, 핀에 상하 수직운동을 제공하는 핀 조절수단을 구비하는 것을 특징으로 하며, 본 발명의 지그는 핀의 높이를 자유로이 조절하거나 또는 핀을 선택적으로 사용할 수 있기 때문에, 하나의 지그만으로 여러 가지 크기의 그린시트를 안착하여 다층 세라믹 부품을 제조할 수 있다. 따라서 해당크기의 지그를 필요시마다 제작해야 하는 번거로움을 덜 수 있고, 아울러 원가 절감의 효과가 있다.
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公开(公告)号：KR1019990079688A
公开(公告)日：1999-11-05
申请号：KR1019980012422
申请日：1998-04-08
Applicant: 전자부품연구원
IPC: H01L21/28
Abstract: 본 발명은 고주파통신 회로에서 신호전력의 측정과 신호전력의 분배 및 합성 등에 사용되는 적층구조의 세라믹 커플러를 소형화 시킬수 있는 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 커플러 제조방법은 그린시트 상에 정해진 위치에 홀을 펀칭하여 형성된 비아홀에 도전성 페이스트를 충진하고 원하는 길이의 전송로를 얻을 수 있도록 내부 회로를 패터닝 하는 회로 그린시트 형성공정과, 상기 회로 그린시트 상의 비아홀에 맞추어 비아홀을 형성하며 상기 회로 그린시트 적층시 층간 실드를 위해 층간 접속용 비아홀 부위를 오픈시킨 그라운드 전극패턴을 형성하여 접지 그린시트를 형성하는 공정과, 상기 회로 그린시트와 그라운드 전극 패턴이 형성된 접지 그린시트를 비아홀을 일치시켜 교대로 적층하는 공정과, 상기 적층된 그린시트를 정해진 절단선을 따라 절단하여 소성하는 공정을 포함한다.-
公开(公告)号：KR1019990040271A
公开(公告)日：1999-06-05
申请号：KR1019970060600
申请日：1997-11-17
Applicant: 전자부품연구원
IPC: H01F10/20
Abstract: 본 발명의 적층형 페라이트 인덕터는 사각기둥의 모양을 갖는 페라이트 성형체와, 상기 페라이트 성형체의 외부를 둘러싸며 그 표면에 제1 노출 전극 및 제2 노출 전극을 갖고 그 내부에 상기 제1 노출 전극 및 제2 노출 전극을 연결하는 코일 패턴이 형성된 제1 그린 쉬트와, 상기 제1 그린 쉬트의 외부를 둘러싸는 제2 그린 쉬트와, 상기 제1 노출 전극 및 제2 노출 전극 상의 각각에 형성된 외부전극을 포함한다. 본 발명의 적층형 페라이트 인덕터의 코일 패턴이 비아홀에 의하여 연결되지 않아 단락되지 않으므로 적층형 페라이트 인덕터의 신뢰성을 향상시킬 수 있다.
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