公开(公告)号：KR101066436B1

公开(公告)日：2011-09-23

申请号：KR1020100111360

申请日：2010-11-10

Applicant: 한국과학기술원

Inventor： 최양규 ,  문동일 ,  한진우

IPC: H01L31/101

CPC classification number: H01L31/08 ,  H01L31/06 ,  H01L31/18

Abstract: 본 발명의 광소자 제조 방법은 기판상에 매립 절연산화막을 형성하는 단계; 상기 매립 절연 산화막 상에 단결정 반도체층을 형성한 후 제1 타입의 반도체 형성을 위한 이온주입을 실시하는 단계; 상기 단결정 반도체층을 식각하여 활성 반도체층을 형성하는 단계; 상기 활성 반도체층에서 상기 제1 타입의 반도체로 남겨둘 부위에 감광막을 형성한 상태에서 제2 타입의 반도체 형성을 위한 이온주입을 실시하는 단계; 상기 감광막을 제거한 후 상기 활성 반도체층에 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계; 및 상기 활성 반도체층으로 입사되는 빛을 투과시키고 이외의 영역에 입사되는 빛을 차단하는 금속층을 형성하는 단계를 포함한다.

公开(公告)号：KR101032067B1

公开(公告)日：2011-05-02

申请号：KR1020090071409

申请日：2009-08-03

Applicant: 한국과학기술원

Inventor： 최양규 ,  김성호

IPC: G01N27/414 ,  G01N33/48

Abstract: 본 발명은 바이오센서에 관한 것이다.
본 발명에 따른 바이오센서는 기판, 기판 양측에 서로 이격되어 형성된 소스/드레인, 소스/드레인 사이의 기판상에 형성된 게이트 및, 기판과 게이트 사이에 형성되고, 바이오 물질이 고정되는 공간으로서 기판의 채널영역 일부분이 노출되도록 식각되어 형성된 나노갭을 갖는 게이트 절연층을 포함하는 전계효과 트랜지스터, 게이트에 펄스 전압을 인가하는 제1 전압 공급부, 소스/드레인에 일정한 전압을 인가하는 제2 전압 공급부 및, 기판에 흐르는 차지펌핑전류를 측정하고, 측정된 차지펌핑전류를 이용하여 전계효과 트랜지스터의 전기적 특성 변화를 측정하는 바이오 검출부를 포함한다.
본 발명에 따르면, 현재의 CMOS 공정기술을 이용하여 반복 재현성이 높은 나노갭을 갖는 FET 구조를 제공할 수 있으며, 이에 따라 종래의 바이오센서 소자에 비해 그 크기가 줄어들고 바이오 물질의 변화에 따른 소자의 전기적 특성 민감도가 증가하여 더욱 향상된 바이오 물질의 검출이 가능하다.
바이오센서, 트랜지스터, 나노갭, 차지펌핑(charge pumping)

公开(公告)号：KR101013791B1

公开(公告)日：2011-02-14

申请号：KR1020080080675

申请日：2008-08-19

Applicant: 한국과학기술원

Inventor： 최양규 ,  김성호

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 비휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 비휘발성 반도체 메모리 소자는, 기판, 기판 상에 형성된 반도체기둥, 반도체기둥 상에 형성된 하드마스크, 반도체기둥의 양측에 각각 형성된 게이트 전극, 게이트 전극이 형성된 방향과 다른 방향으로 형성되고, 또한 반도체 기둥의 양측에 각각 형성된 소오스 전극 및 드레인 전극, 하드마스크의 주위를 둘러싸도록 형성되고, 전기적 신호에 따라 저항값이 변화되는 저항변화물질을 포함하는 저항변화물질층, 저항변화물질층 상에 형성된 금속층을 포함한다.
본 발명에 따른 비휘발성 반도체 메모리 소자는 전원 공급 시 고속 동작이 가능하며, 전원 공급이 중단되더라도 저항변화물질을 이용하여 데이터를 저장하고 지속적으로 유지 할 수 있다.
디램, 커패시터리스 디램(Capacitorless DRAM), 저항변화메모리 Resistance Random Access Memory, RRAM), 비휘발성 메모리

Abstract translation: 非易失性半导体存储装置及其制造方法本发明涉

公开(公告)号：KR100986048B1

公开(公告)日：2010-10-08

申请号：KR1020080095719

申请日：2008-09-30

Applicant: 한국과학기술원

Inventor： 최양규 ,  최성진 ,  한진우

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 비휘발성 메모리 소자는, 기판 양측의 소정 영역에 쇼트키 접합으로 형성되는, 소오스 및 드레인, 소오스 및 드레인 사이에 형성되는 채널영역, 채널 영역상에 형성되는 부유게이트를 포함한다.
본 발명에 따르면, 비휘발성 메모리 소자의 데이터 쓰기 동작을 낮은 전압, 짧은 시간에 가능하게 하고, 쇼트키 장벽 트랜지스터의 고유의 소자 축소에 강한 점을 이용하여, 고집적에 따른 단채널 효과(short channel effect)를 억제시켜 정확한 데이터 판독이 가능한 고집적 메모리 소자를 제공할 수 있다.
비휘발성 메모리, 쇼트키 접합, 도펀트 편석, 열전자

公开(公告)号：KR100981313B1

公开(公告)日：2010-09-10

申请号：KR1020080069132

申请日：2008-07-16

Applicant: 한국과학기술원

Inventor： 최양규 ,  윤준보 ,  임매순 ,  이주형 ,  김동한

IPC: H01L21/027 ,  B82Y40/00

Abstract: 본 발명은 초소수성 및 초발수성 표면을 갖는 패턴 및 그 형성방법에 관한 것이다.
본 발명에 따른 초소수성 및 초발수성 표면을 갖는 패턴은 1㎛ 내지 50㎛의 지름과 0.5㎛ 내지 100㎛의 깊이를 갖는 복수의 마이크로보울이 균일하게 배열된 마이크로보울어레이를 포함한다.
본 발명에 따르면, 마이크로렌즈어레이 또는 마이크로보울어레이의 구조를 이용하여 초소수성 및 초발수성 표면을 구현할 수 있다.
초소수성, 초발수성, 나노구조, 마이크로렌즈, 마이크로보울, 마이크로-나노복합체, 표면개질

公开(公告)号：KR1020100091071A

公开(公告)日：2010-08-18

申请号：KR1020090010374

申请日：2009-02-09

Applicant: 한국과학기술원

Inventor： 최양규 ,  김청진 ,  류승완

IPC: H01L27/115 ,  B82Y10/00

CPC classification number: H01L21/28273 ,  B82Y10/00 ,  H01L27/0688

Abstract: PURPOSE: A three dimensional structure of a non-volatile memory is provided to improve the memory characteristic by adopting the reduction process of an oxidized metal oxide nano-crystal. CONSTITUTION: A channel region is formed on a buried insulating layer(101). A tunneling insulating layer(103) is formed on at least one surface of the channel region. A metal nano-crystal is uniformly scattered on the surface of the tunneling insulating layer. A control insulating layer is formed on the surface of the tunneling insulating layer and buries the metal nano-crystal. A gate(107) is formed on the surface of the control insulating layer. A source and a drain are formed on the buried insulating layer to be connected with both sides of the channel region.

Abstract translation: 目的：提供一种非易失性存储器的三维结构，通过采用氧化金属氧化物纳米晶体的还原过程来改善记忆特性。 构成：在掩埋绝缘层（101）上形成沟道区。 隧道绝缘层（103）形成在沟道区域的至少一个表面上。 金属纳米晶体均匀地散布在隧道绝缘层的表面上。 在隧道绝缘层的表面上形成控制绝缘层，并埋入金属纳米晶体。 在控制绝缘层的表面上形成栅极（107）。 源极和漏极形成在掩埋绝缘层上以与沟道区域的两侧连接。

公开(公告)号：KR100943646B1

公开(公告)日：2010-02-25

申请号：KR1020070139603

申请日：2007-12-28

Applicant: 한국과학기술원

Inventor： 최양규 ,  최성진 ,  한진우

IPC: H01L27/108

Abstract: 본 발명은 반도체 메모리 소자 등에 관한 것이다. 보다 구체적으로, 본 발명은 커패시터 없는 디램 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 메모리 소자는 기판상에 형성된 제1 절연층, 제1 절연층상의 양측부에 서로 이격되어 형성된 제2 절연층, 제2 절연층 사이의 제1 절연층 상에 형성되고, 일부 영역이 제2 절연층으로부터 돌출된 돌출패턴이 형성된 부유바디셀, 돌출패턴을 둘러싸도록 형성된 게이트 구조체 및 돌출패턴의 양측부에 형성된 소오스 및 드레인을 포함한다.
본 발명에 따른 반도체 메모리 소자는 홀의 축적을 위해 인가되는 별도의 전압 없이 커패시터 없는 디램 소자로써 구동될 수 있다. 또한, 반도체 메모리 소자의 집적도가 향상될 수 있다.
커패시터 없는 디램(Capacitor-less DRAM), 에스오아이(Silicon On Insulator: SOI) 기판, 핀 전계효과트랜지스터, 완전 공핍 에이오아이 핀 전계효과 트랜지스터(FD-FinFET on SOI)

公开(公告)号：KR100862216B1

公开(公告)日：2008-10-09

申请号：KR1020070077740

申请日：2007-08-02

Applicant: 한국과학기술원

Inventor： 최양규 ,  김성호

IPC: H01L21/8247 ,  H01L27/108 ,  H01L27/115

CPC classification number: H01L21/28273 ,  G11C13/0002 ,  H01L27/10847 ,  H01L27/11521

Abstract: A non-volatile dram having a capacitorless dram characteristic and a non-volatile memory characteristic by a resistance switching material are provided to increase the degree of integration by removing a capacitor. A hole envelopment layer(110) is formed on a semiconductor substrate(100). A floating body(120) is formed on the hole envelopment layer. A resistance switching material layer(150) is formed on the floating body. A gate(160) is formed on the resistance switching material layer. A source and a drain are formed between the floating bodies on the hole envelopment layer. The hole envelopment layer is formed with an insulator. The hole envelopment layer is an ion implantation layer. The ion implantation layer is formed by implanting P type impurity ions into the semiconductor substrate.

Abstract translation: 通过电阻切换材料提供具有无电容电容特性和非易失性存储特性的非挥发性电容器，以通过去除电容器来增加集成度。 在半导体衬底（100）上形成孔包络层（110）。 浮体（120）形成在孔包络层上。 在浮体上形成电阻切换材料层（150）。 栅极（160）形成在电阻切换材料层上。 源孔和漏极形成在孔包络层上的浮体之间。 孔包层由绝缘体形成。 孔包层是离子注入层。 离子注入层通过将P型杂质离子注入到半导体衬底中而形成。

公开(公告)号：KR1020080073859A

公开(公告)日：2008-08-12

申请号：KR1020070012606

申请日：2007-02-07

Applicant: 한국과학기술원

Inventor： 최양규 ,  김국환

IPC: G11C16/30 ,  H01L27/115

CPC classification number: G11C16/30 ,  H01L21/28282

Abstract: A driving method of a non-volatile memory device is provided to store two bits data in each unit cell of the non-volatile memory device using a RCAT(Recessed Channel Array Transistor) structure. A non-volatile memory device has a RCAT(Recessed Channel Array Transistor) structure. The RCAT structure has a trench formed on a substrate(201), a charge trap region formed on the trench, a gate(205) formed on the charge trap region and a source(206) and a drain(207) formed on the left and right of the trench. According to a driving method of the non-volatile memory device, a drain side charge trapping step traps charges in charge trap regions(202,203,204) in the drain side. A source side charge trapping step traps charges in charge trap regions in the source side. In the drain side charge trapping step, a voltage applied to the gate is larger than a voltage applied to the drain.

Abstract translation: 提供非易失性存储器件的驱动方法，以使用RCAT（嵌入式通道阵列晶体管）结构在非易失性存储器件的每个单位单元中存储两位数据。 非易失性存储器件具有RCAT（嵌入式通道阵列晶体管）结构。 RCAT结构具有形成在衬底（201）上的沟槽，形成在沟槽上的电荷陷阱区，形成在电荷陷阱区上的栅极（205）和形成在左侧的源极（206）和漏极（207） 和沟渠的右边。 根据非易失性存储器件的驱动方法，漏极侧电荷俘获步骤在漏极侧的电荷捕获区（202,203,204）中俘获电荷。 源侧电荷捕获步骤捕获源极侧的电荷陷阱区域中的电荷。 在漏极侧电荷捕获步骤中，施加到栅极的电压大于施加到漏极的电压。

公开(公告)号：KR1020080049875A

公开(公告)日：2008-06-05

申请号：KR1020060120333

申请日：2006-12-01

Applicant: 한국과학기술원

Inventor： 최양규 ,  김성호 ,  류승완

IPC: H01L27/115 ,  H01L21/8247 ,  B82Y10/00

CPC classification number: H01L27/11521 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/76838

Abstract: A nonvolatile memory device and methods for manufacturing and driving the same are provided to improve the integration degree of a memory device and to reduce short channel effect by storing 2-bit data in the nonvolatile memory device. Protruded-type channels(100t,100rs,100ls) are formed on a substrate(100). A first tunneling dielectric(120) is formed on the channels. A first floating gate(130) is formed on the first tunneling dielectric to provide a space for storing a charge and tunneling the first tunneling dielectric from the channel. The first floating gate is buried to form a second tunneling dielectric(125) on the first tunneling dielectric. A second floating gate(135) is formed on the second tunneling dielectric to provide a space for storing charges that tunnel from the channel to the first tunneling dielectric and the second tunneling dielectric. The second floating gate is buried to form a control dielectric(140) on the second tunneling dielectric. A gate(150) is formed on the control dielectric.

Abstract translation: 提供非易失性存储器件及其制造和驱动方法，以提高存储器件的集成度，并通过将非易失性存储器件中的2位数据存储来减少短路效应。 突起型通道（100t，100rs，100ls）形成在基板（100）上。 在通道上形成第一隧道电介质（120）。 第一浮动栅极（130）形成在第一隧道电介质上以提供用于存储电荷的空间并且从沟道隧穿第一隧道电介质。 第一浮置栅极被掩埋以在第一隧道电介质上形成第二隧道电介质（125）。 第二浮动栅极（135）形成在第二隧道电介质上以提供用于存储从沟道隧穿到第一隧道电介质和第二隧道电介质的电荷的空间。 掩埋第二浮栅，以在第二隧道电介质上形成控制电介质（140）。 栅极（150）形成在控制电介质上。