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公开(公告)号：KR1019940006082B1
公开(公告)日：1994-07-06
申请号：KR1019910014708
申请日：1991-08-24
Applicant: 한국전자통신연구원
IPC: H01L21/48
Abstract: The isolation method includes the steps of sequentially forming a first oxide layer 2, a buffer layer 3, a nitride layer 4 and a second oxide layer 5 on a silicon substrate 1, selectively etching second oxide layer 5, nitride layer 4, buffer layer 3 and first oxide layer 2 to form an isolation pattern, forming a spacer 21 on the inner side of the pattern, ion-implanting into the exposed portion of silicon substrate, selectively depositing a polysilicon on the exposed portion of the substrate 1 and selectively oxidizing the polysilicon to form a polysilicon oxide layer 8, etching back the polysilicon oxide to the nitride layer 4, and sequentially removing the nitride layer 4, buffer layer 3 and first oxide layer 2 to form an isolation oxide 10, thereby improving the isolation characteristics.
Abstract translation: 隔离方法包括在硅衬底1上依次形成第一氧化物层2，缓冲层3，氮化物层4和第二氧化物层5的步骤，选择性地蚀刻第二氧化物层5，氮化物层4，缓冲层3 和第一氧化物层2以形成隔离图案，在图案的内侧上形成间隔物21，离子注入到硅衬底的暴露部分中，在衬底1的暴露部分上选择性地沉积多晶硅，并选择性地氧化 多晶硅以形成多晶硅氧化物层8，将多晶硅氧化物回蚀刻到氮化物层4，并依次去除氮化物层4，缓冲层3和第一氧化物层2以形成隔离氧化物10，从而提高隔离特性。
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公开(公告)号：KR1019930020716A
公开(公告)日：1993-10-20
申请号：KR1019920003821
申请日：1992-03-07
Applicant: 한국전자통신연구원
IPC: H01L21/335 , H01L29/78
Abstract: 본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 ITLDD(Inverse T Gated Lightly Doped Drain)구조를 갖는 MOS형 전계효과 트랜지스터의 제조방법에 관한 것으로, 반도체기판(1)상에 웰(2)을 형성하는 공정과, 상기 웰(2)상에 실리콘 산화막(3) 및 질화실리콘막(4)을 순차 형성한 다음 이 질화실리콘막(4)을 소정 패턴으로 제거하고, 이어 소자분리용 필드산화막(5)을 형성하는 공정과, 상기 실리콘 산화막(3)상에 제1폴리실리콘막(6),식각 방지용 산화막(7), 제2폴리실리콘막(8) 및 산화막(20)을 순차 형성한 다음 소정패턴의 감광막(9)을 게이트 마스크로 이용하여 상기 얇은 산화막(20)과 제2폴리실리콘막(8)을 제거하는 공정과, 상기 남아있는 게이트용 제2폴리실리콘막(8)을 마스크로 사용하여 이온주입으로 N
- 확산층(11)을 상기 웰(2)에 형성하는 공정과, 상기 제2폴리실 콘막(8)의 측벽에 질화막 측벽스페이서 (19)를 형성하고, 이것을 마스크로 제1폴리실리콘을 선택적으로 식각한 다음, 이어 이온주입으로 상기 N
- 확산층(11)의 한쪽에 N
+ 확산층(13)을 중첩하여 형성하는 공정과, 상기 질화막 측벽스페이서(19)를 제거하여 이온주입으로 상기 P
- 웰(2)내에 다단으로 P
- 층(10)을 형성하는 공정 및, 이어, 산화막(14)을 도포 및 식각하여 콘택(15)을 형성한 다음 이 콘택(15)에 배선용 금속막(16)을 형성하는 공정을 포함한다.-
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公开(公告)号：KR1019930015092A
公开(公告)日：1993-07-23
申请号：KR1019910024771
申请日：1991-12-28
Applicant: 한국전자통신연구원
IPC: H01L29/772
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公开(公告)号：KR1019930006626B1
公开(公告)日：1993-07-21
申请号：KR1019900012142
申请日：1990-08-08
Applicant: 한국전자통신연구원
IPC: G11C11/408
Abstract: The row address buffer improves a signal generation time and a delay time. The row address input signal (Pras) from the latch type sense amplifier is applied to the gates of N channel MOS TRs (MN35)(MN36), and CMOS latch type sense amp. consisting of NMOS TRs (MN32)(MN34) and PMOS TRs (MP31)(MP33) is connected between the source and the drain of previous NMOS TRs (MN35)(MN36). Similarly, (Pras) is also applied to the gate of NMOS TRs (MN42)(MN41), and CMOS latch type sense Amp. consisting PMOS TRs (MP37)(MP38).
Abstract translation: 行地址缓冲器提高了信号生成时间和延迟时间。 来自锁存型读出放大器的行地址输入信号（Pras）被施加到N沟道MOS TR（MN35）（MN36）和CMOS锁存型读出放大器的栅极。 由MN TR（MN32）（MN34）和PMOS TR（MP31）（MP33）连接在先前的NMOS TR（MN35）（MN36）的源极和漏极之间。 类似地，（Pras）也被施加到NMOS TR（MN42）（MN41）和CMOS锁存器类型检测Amp的栅极。 包括PMOS TR（MP37）（MP38）。
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