公开(公告)号：CN1902747A

公开(公告)日：2007-01-24

申请号：CN200480040205.7

申请日：2004-10-28

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： Y-M·勒瓦扬

IPC: H01L21/762

CPC classification number: H01L21/76254 ,  C30B25/18

Abstract: 本发明涉及用于接收由选自晶体材料的材料构成的转移层(20)的复合支撑体(10)，这样组装件构成用于外延的衬底(30)，支撑体的特征在于其具有与其主表面平行的纵向对称面(100)并且其包含：·在规定温度T具有第一热膨胀系数的中心第一层(1)，所述层在对称面的任一面上横向延伸；和·至少一对横向层(2，2’；3，3’)，每对的层彼此相对并具有：－在复合支撑体(10)中相对于对称面基本对称的排列；－在温度T的基本彼此相等的第二热膨胀系数；和－基本彼此相等的厚度；并且特征在于选择构成复合支撑体(10)的层的材料，以使复合支撑体(10)在温度T的整体热膨胀系数与转移层(20)的材料在温度T的热膨胀系数接近。本发明还涉及在所述复合支撑体上形成有用层的方法，以及涉及包含用于外延的衬底的结构。

公开(公告)号：CN1826434A

公开(公告)日：2006-08-30

申请号：CN200480021387.3

申请日：2004-07-07

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： B·富尔 ,  L·迪乔奇欧

IPC: C30B25/02 ,  H01L21/762 ,  C30B33/00

CPC classification number: H01L21/76254 ,  C30B25/18 ,  C30B33/00

Abstract: 本发明涉及制造外延生长层(6)的方法。该方法的显著之处在于其包括下列步骤：a)在支撑衬底(1)中注入原子种类以在其中划定弱区(12)，该弱区(12)将薄支撑层(13)从所述衬底的剩余部分(11)划分开；b)通过直接在所述薄支撑层(13)上或在转移到其上的插入层(5、23、31、32)上进行的外延生长来生长所述外延层(6)；c)通过谨慎地供应外能而沿弱区(12)将所述剩余部分(11)从薄支撑层(13)分离。本发明适用于光学、光电子学或电子学领域。

公开(公告)号：CN1826433A

公开(公告)日：2006-08-30

申请号：CN200480021175.5

申请日：2004-07-07

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： F·勒泰特 ,  B·富尔

IPC: C30B25/02 ,  H01L21/762 ,  C30B33/00

CPC classification number: H01L21/76254 ,  C30B25/18 ,  C30B33/00 ,  Y10S438/928 ,  Y10S438/977

Abstract: 本发明涉及一种制造外延生长层(6)的方法、外延生长支承体(9，9’)及其制造方法。该方法的非凡之处在于其包括下列步骤：1)在支承衬底(1)中注入原子种类以便在其中划定一个脆弱区域，该区域将薄支承层(13)与所述衬底的剩余部分(11)划分开；b)将薄成核层(23)转移到所述薄支承层(13)上；c)沿所述脆弱区域分离所述剩余部分(11)，但同时使薄支承层(13)与所述剩余部分(11)保持接触；d)在所述成核层(23)上通过外延生长形成所述外延生长层(6)；和e)从薄支承层(13)上移除剩余部分(11)。应用于光学、光电子学或电子学领域。

公开(公告)号：CN1771583A

公开(公告)日：2006-05-10

申请号：CN03805027.7

申请日：2003-01-21

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： F·勒泰特 ,  B·吉斯伦 ,  O·雷萨克

IPC: H01L21/18 ,  H01L33/00 ,  H01L21/20

CPC classification number: H01L21/76254 ,  H01L21/0445 ,  H01L21/187 ,  H01L21/7602 ,  H01L33/0012 ,  H01L33/0029

Abstract: 本发明提供一种制备以包括第一层如薄层(22)的半导体为基础的组件(10、12、22、30)的工艺。该工艺包括以下步骤：只在两层之一(22)上形成界面层(26)，使其上形成界面层的层与另一暴露层彼此接触，选择所述界面层(26)作为暴露层中的材料的函数，以便形成键合界面，可以在暴露于预定范围内的温度之后在应力作用下分离该键合界面。本发明还可以应用于电子、光电或光学领域的可与支座分离的衬底的制造。

公开(公告)号：CN1669122A

公开(公告)日：2005-09-14

申请号：CN03804691.1

申请日：2003-01-21

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： B·吉瑟兰 ,  F·勒特尔特

IPC: H01L21/18 ,  H01L21/265 ,  H01L21/762 ,  H01L21/20 ,  H01L21/76

CPC classification number: H01L21/02032 ,  H01L21/187 ,  H01L21/2007 ,  H01L21/26586 ,  H01L21/266 ,  H01L21/7602 ,  H01L21/76254

Abstract: 本发明涉及从源基板(1)向接收基板(4)转移单晶碳化硅薄层(100)的优化方法，包括由以下组成的步骤：用大多数的H+离子轰击所述源基板(1)的正面以形成脆化带(5)；沿所述脆化带(5)从所述源基板(1)的剩余部分(10)分离所述薄层(100)。其特征在于，根据以下不等式进行H+离子的注入，其中注入计量D用每平方厘米的H+离子数目来表示，且用keV表示注入能量E，其大于或等于95keV：[(E×1·1014+5·1016)/1.1]≤D≤[(E×1·1014+5·1016)/0.9]且其特征在于，在粘合步骤之后，施加足够的热量束以完整地或几乎完整地剥落未转移到所述接收基板(4)的源基板(1)的所述薄层(100)的带(12)。

公开(公告)号：CN1666330A

公开(公告)日：2005-09-07

申请号：CN03816203.2

申请日：2003-07-09

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： B·吉瑟伦 ,  C·奥涅特 ,  B·奥斯特诺德

IPC: H01L21/762

CPC classification number: H01L21/76259 ,  H01L21/76254

Abstract: 一种制造包括从晶片(10)获得的半导体材料的薄层的结构的方法，晶片(10)包括：晶格参数匹配层(2)，该晶格参数匹配层(2)包括具有第一晶格参数的半导体材料的上层；半导体材料的膜(3)，其具有基本上不同于第一晶格参数的标称晶格参数并被匹配层(2)应变；具有基本上与第一晶格参数相同的标称晶格参数的松弛层(4)，该方法包括松弛层(4)和应变膜(3)向接收衬底(5)的转移。还提供根据本发明的工艺之一制造的结构。

公开(公告)号：CN1552095A

公开(公告)日：2004-12-01

申请号：CN02815864.4

申请日：2002-07-16

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·马勒维尔 ,  E·内雷

IPC: H01L21/324 ,  H01L21/306

CPC classification number: H01L21/3247 ,  H01L21/76254

Abstract: 本发明涉及用于提高半导体材料晶片空表面条件的方法。所述方法包括存在于快速热退火的步骤以便于平滑所述空表面。本发明特征在于：所述方法包括：在快速热退火之前处理晶片的表面区以便于防止在快速热退火期间孔蚀的发生。且快速热退火工艺可以在非还原气氛下进行。本发明还涉及由所述方法制造的结构。

公开(公告)号：CN1479353A

公开(公告)日：2004-03-03

申请号：CN03124109.3

申请日：2003-04-29

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： W·施瓦岑巴赫 ,  C·马勒维尔

IPC: H01L21/324 ,  H01L21/762

CPC classification number: H01L21/76254

Abstract: 根据限定在材料两层之间的脆化表面来分离材料两层的处理方法，该处理方法包括对包括上述层的结构进行热退火，所述退火将温度从初始温度升至最终退火温度，其特征在于在热退火期间，形成退火温度，其在第一阶段进展升至过渡温度，然后根据第二阶段进展，在第二阶段期间每单位时间温度的上升大于在第一阶段期间的温度上升。本发明还涉及使用该处理方法的应用。

公开(公告)号：CN102214483B

公开(公告)日：2015-01-14

申请号：CN201010299694.5

申请日：2010-09-28

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·马祖尔 ,  R·费朗 ,  B-Y·阮

IPC: G11C11/4063

CPC classification number: G11C8/08 ,  G11C11/4085 ,  G11C2211/4016

Abstract: 本发明涉及一种SeOI上的伪反相器电路，其制在绝缘半导体衬底上，该衬底包括半导体材料的薄层，通过绝缘层将该薄层与基层衬底隔开，所述电路包括：位于用于施加电源电压的第一端子和第二端子之间的串联的第一沟道类型的晶体管和第二沟道类型的晶体管，所述第一和第二沟道类型晶体管的每一个包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，而且所述第一和第二沟道类型晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。

公开(公告)号：CN102088028B

公开(公告)日：2014-10-08

申请号：CN201010540988.2

申请日：2010-11-08

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·马聚尔 ,  R·费朗

IPC: H01L29/423 ,  H01L29/788 ,  H01L27/115 ,  G11C16/06 ,  H01L21/8247

CPC classification number: H01L29/7881 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/42336

Abstract: 本发明公开了一种闪存存储器单元及其控制方法、存储器阵列及其构造方法。第一方案涉及一种闪存存储器单元，包括具有浮动栅极的FET晶体管，所述浮动栅极在绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝缘层与基层衬底隔开的半导体材料的薄膜，所述晶体管在所述薄膜中具有沟道，其特征在于所述存储器单元包括两个控制栅极，前控制栅极布置在浮动栅极上方并通过栅极间介电层与浮动栅极隔开，背控制栅极布置在基层衬底内直接在绝缘层下面，从而仅通过绝缘层与沟道隔开，该两个控制栅极设计为组合使用来执行单元编程操作。本发明还扩展到一种包括多个根据本发明的第一方案的存储器单元的存储器阵列，及一种构造这种存储器单元的方法。