公开(公告)号：KR1020060036436A

公开(公告)日：2006-04-28

申请号：KR1020060033260

申请日：2006-04-12

Applicant: 전자부품연구원

Inventor： 박종철 ,  이우성 ,  송희석 ,  유찬세 ,  유명재

IPC: H04M1/23 ,  H04B1/401

CPC classification number: H04M1/23 ,  H04B1/401

Abstract: 본 발명은 듀얼밴드 이동통신 단말기에서 제 1 주파수 대역의 신호와 제 2 주파수 대역의 신호를 스위칭하는 데 사용되는 적층 스위칭 모듈을 제공한다.
본 발명의 적층 스위칭 모듈은 제 1 및 제 2 주파수 대역의 신호를 스위칭하는 데 필요한 인덕터 및 커패시터 등과 같은 단위소자들을 복수의 세라믹 시트에 패턴으로 인쇄하고, 그 단위소자의 패턴을 인쇄한 복수의 세라믹 시트를 적층하여 일체화시킨 3차원 구조로 형성한다. 그리고 세라믹 시트에 패턴으로 인쇄할 수 없는 다이오드, 저항 및 대용량의 커패시터 등과 같은 표면실장 단위소자들은 최상단에 위치하는 세라믹 시트의 표면에 칩 부품으로 실장한다. 그러므로 본 발명의 적층 스위칭 모듈은 칩 부품의 비용과, 칩 부품들을 실장하기 위한 실장 비용을 절감할 수 있고, 3차원적으로 적층 스위칭 모듈을 제조하여 크기를 줄인다.
듀얼밴드, 이동통신 단말기, 세라믹 시트, 패턴, 적층, 듀플렉서, 스위칭

公开(公告)号：KR100546866B1

公开(公告)日：2006-01-25

申请号：KR1020020052173

申请日：2002-08-30

Applicant: 전자부품연구원

Inventor： 유찬세 ,  박종철 ,  강남기 ,  이우성 ,  이영신

IPC: H03L7/00

Abstract: 본 발명은 모바일 장비 등에 사용되는 전압 제어 발진기의 제작에 있어서 세라믹 멀티 칩 모듈 구조의 구현에 관한 것이다.
본 발명의 멀티 칩 모듈은 세라믹 내부에 수동 소자들을 집적시키고 3차원으로 배열함으로써 모듈의 크기를 줄이고 세라믹의 저손실 특성을 이용하여 전압 제어 발진기의 잡음 특성을 향상시키는 한편, 칩 형태의 수동 소자 대신 내장형 수동 소자를 사용함으로써 칩 부품과 실장 공정에 따른 비용을 절감할 수 있는 효과가 있다.
이동통신 단말기, 전압 제어 발진기, 세라믹 기판, 멀티 칩 모듈, MCM, 모바일

公开(公告)号：KR100477006B1

公开(公告)日：2005-03-17

申请号：KR1020020078112

申请日：2002-12-10

Applicant: 전자부품연구원

Inventor： 유찬세 ,  김경철 ,  박종철 ,  이우성

IPC: H03F3/20

Abstract: 칩 부품을 사용하지 않고, 세라믹 기판 상에 패턴으로 소정의 소자들을 형성하여 칩 부품의 비용 및 그 칩 부품들을 실장하는 데 소요되는 비용을 절감하고, 크기를 최소화할 수 있으며, 패턴의 형성이 자유롭고, 열을 효과적으로 방출할 수 있도록 열방출 도체의 패턴을 설계할 수 있음은 물론 튜닝 공정을 통해 입력 매칭부 및 출력 매칭부의 임피던스를 정확하게 매칭시킬 수 있는 것으로 전력 증폭기 모듈의 입력 매칭부, 전력 증폭부 및 출력 매칭부의 수동소자들이 패턴으로 형성되어 적층되는 복수의 세라믹 기판으로 이루어지고, 그 세라믹 기판의 최상층에 상기 전력 증폭부의 증폭용 집적소자가 실장되며, 그 증폭용 집적소자가 실장되는 부위와 그 하부 층의 대응되는 부위에 도체 패턴이 형성됨과 아울러 복수의 비아 홀이 형성된다.

公开(公告)号：KR1020040042109A

公开(公告)日：2004-05-20

申请号：KR1020020070256

申请日：2002-11-13

Applicant: 전자부품연구원

Inventor： 박종철 ,  이우성 ,  유찬세

IPC: H01P5/18

Abstract: PURPOSE: An internal structure is provided to achieve improved isolation characteristics of directional coupler by forming a step at the line width of the coupler where a broad side coupling occurs. CONSTITUTION: A directional coupler has a broad side coupling strip line internal structure where two lines are inserted between an upper ground electrode and a lower ground electrode and a coupling between the two lines occurs by permitting the two lines to be superimposed over the length corresponding to the width of another line. One of the two lines has a step(40) having a width(30) smaller than a basic width(20). The step has a notch around 8GHz by the line having a high impedance.

Abstract translation: 目的：提供一种内部结构，通过在耦合器的出现宽侧耦合的线宽处形成台阶，实现定向耦合器的改进的隔离特性。 构成：定向耦合器具有宽边耦合条线内部结构，其中两条线插入在上接地电极和下接地电极之间，并且通过允许两条线叠加在对应于 另一行的宽度。 两条线之一具有宽度（30）小于基本宽度（20）的台阶（40）。 通过具有高阻抗的线路，该步骤具有大约8GHz的陷波。

公开(公告)号：KR1020040042102A

公开(公告)日：2004-05-20

申请号：KR1020020070249

申请日：2002-11-13

Applicant: 전자부품연구원

Inventor： 박종철 ,  이우성 ,  유찬세

IPC: H01P5/18

Abstract: PURPOSE: A SMD type directional coupler inner structure is provided to reduce a variation of the property due to a process error by enlarging the width of one side of line. CONSTITUTION: In a broadside coupled strip line inner structure, a SMD type directional coupler inner structure includes a target line width(25) and a line width(30). Two strip lines(15,20) have a different line width. An upper line(15) of the two strip lines is the target width for obtaining coupling. A lower line(20) has larger line width(30) than the line width(25).

Abstract translation: 目的：提供SMD型定向耦合器内部结构，以通过放大线的一侧的宽度来减少由于处理误差引起的性能变化。 构成：在宽边耦合带状线内部结构中，SMD型定向耦合器内部结构包括目标线宽（25）和线宽（30）。 两条带状线（15,20）具有不同的线宽。 两条带状线的上线（15）是用于获得耦合的目标宽度。 下线（20）的线宽（30）比线宽（25）大。

公开(公告)号：KR1020040020560A

公开(公告)日：2004-03-09

申请号：KR1020020052173

申请日：2002-08-30

Applicant: 전자부품연구원

Inventor： 유찬세 ,  박종철 ,  강남기 ,  이우성 ,  이영신

IPC: H03L7/00

Abstract: PURPOSE: A ceramic multi chip module structure of a voltage controlled oscillator is provided to improve the Q value of the resonance block by using a ceramic material having a low dielectric loss, thereby improving the noise characteristics of the resonator. CONSTITUTION: A ceramic multi chip module structure of a voltage controlled oscillator includes an insulating layer and a plurality of substrates. The insulating layer is made of a ceramic material. A signal line is arranged on one side of the insulating layer to arrange a plurality of active devices, and a plurality of passive device is incorporated into the insulating layer. And, the ceramic multi chip module structure is characterized in that the pattern of one substrate serves as a pad of the other neighboring substrate by vertically and subsequently arranging each of the substrates incorporating thereinto the passive devices.

Abstract translation: 目的：提供一种压控振荡器的陶瓷多芯片模块结构，通过使用具有低介电损耗的陶瓷材料来提高谐振块的Q值，从而提高谐振器的噪声特性。 构成：压控振荡器的陶瓷多芯片模块结构包括绝缘层和多个基板。 绝缘层由陶瓷材料制成。 信号线布置在绝缘层的一侧以布置多个有源器件，并且多个无源器件被并入绝缘层中。 并且，陶瓷多芯片模块结构的特征在于，一个衬底的图案通过垂直地作为另一个相邻衬底的衬垫，并且随后将包括在其中的每个衬底布置成无源器件。

公开(公告)号：KR1020030057910A

公开(公告)日：2003-07-07

申请号：KR1020010088013

申请日：2001-12-29

Applicant: 전자부품연구원

Inventor： 이영신 ,  강남기 ,  유찬세 ,  이우성

IPC: H01P1/203

Abstract: PURPOSE: A stack band pass filter is provided to be capable of designing a resonator structure without limitation by realizing distributed elements with a planar circuit using a stack ceramic technique. CONSTITUTION: A stack band pass filter has an input terminal(1) and an output terminal(2) and a pair of resonators(10) which are curved to have a predetermined shape and are installed to be opposite to each other. Each capacitor(C) is formed between each resonator and a ground(G). The resonators has such a structure that one side is opened, and the input terminal and the output terminal are formed at the opened portion.

Abstract translation: 目的：提供一种堆叠带通滤波器，以便能够设计谐振器结构，而不受限于通过使用堆叠陶瓷技术的平面电路实现分布式元件。 构成：堆叠带通滤波器具有输入端子（1）和输出端子（2）和一对谐振器（10），其被弯曲成具有预定形状并被安装成彼此相对。 每个电容器（C）形成在每个谐振器和地（G）之间。 谐振器具有一侧打开的结构，并且输入端子和输出端子形成在开口部分。

公开(公告)号：KR100370515B1

公开(公告)日：2003-02-06

申请号：KR1020010006401

申请日：2001-02-09

Applicant: 전자부품연구원

Inventor： 박종철 ,  강남기 ,  이우성 ,  이영신 ,  곽승범 ,  유찬세

IPC: H01G4/30

Abstract: PURPOSE: A layered ceramic capacitor is provided to obtain excellent RF characteristic. CONSTITUTION: A layered ceramic capacitor comprises many rectangular first and second ceramic sheets(10), subsequently layered. A first via hole(16) is formed at a first corner of the first ceramic sheet(10). A second via hole(17) is formed at a second corner opposite to the first corner of the first ceramic sheet(10). A first electrode pattern(11) of Ag contacts the first via hole(16) and does not contact the second via hole(17). The first via hole(16) is formed within the first electrode pattern(11). A first via hole(26) is formed at a first corner of the second ceramic sheet. A second via hole(27) is formed at a second corner opposite to the first corner of the second ceramic sheet. A second electrode pattern(21) of Ag contacts the second via hole(27) and does not contact the first via hole(26). The second via hole(27) is formed within the second electrode pattern(21).

Abstract translation: 目的：提供分层陶瓷电容器以获得优异的RF特性。 组成：分层陶瓷电容器包括许多矩形的第一和第二陶瓷片（10），随后分层。 第一通孔（16）形成在第一陶瓷片（10）的第一角处。 第二通孔（17）形成在与第一陶瓷片（10）的第一角部相对的第二角部处。 Ag的第一电极图案（11）接触第一通孔（16）并且不接触第二通孔（17）。 第一通孔（16）形成在第一电极图案（11）内。 第一通孔（26）形成在第二陶瓷片的第一角部处。 第二通孔（27）形成在与第二陶瓷片的第一角部相对的第二角部处。 Ag的第二电极图案（21）接触第二通孔（27）并且不接触第一通孔（26）。 第二通孔（27）形成在第二电极图案（21）内。

公开(公告)号：KR1020020066135A

公开(公告)日：2002-08-14

申请号：KR1020010006401

申请日：2001-02-09

Applicant: 전자부품연구원

Inventor： 박종철 ,  강남기 ,  이우성 ,  이영신 ,  곽승범 ,  유찬세

IPC: H01G4/30

CPC classification number: H01G4/30 ,  H01G4/005

Abstract: PURPOSE: A layered ceramic capacitor is provided to obtain excellent RF characteristic. CONSTITUTION: A layered ceramic capacitor comprises many rectangular first and second ceramic sheets(10), subsequently layered. A first via hole(16) is formed at a first corner of the first ceramic sheet(10). A second via hole(17) is formed at a second corner opposite to the first corner of the first ceramic sheet(10). A first electrode pattern(11) of Ag contacts the first via hole(16) and does not contact the second via hole(17). The first via hole(16) is formed within the first electrode pattern(11). A first via hole(26) is formed at a first corner of the second ceramic sheet. A second via hole(27) is formed at a second corner opposite to the first corner of the second ceramic sheet. A second electrode pattern(21) of Ag contacts the second via hole(27) and does not contact the first via hole(26). The second via hole(27) is formed within the second electrode pattern(21).

Abstract translation: 目的：提供层状陶瓷电容器，以获得优异的射频特性。 构成：层状陶瓷电容器包括许多矩形的第一和第二陶瓷片（10），随后分层。 第一通孔（16）形成在第一陶瓷片（10）的第一角处。 第二通孔（17）形成在与第一陶瓷片（10）的第一角相对的第二角处。 Ag的第一电极图案（11）接触第一通孔（16）并且不接触第二通孔（17）。 第一通孔（16）形成在第一电极图案（11）内。 第一通孔（26）形成在第二陶瓷片的第一角。 第二通孔（27）形成在与第二陶瓷片的第一角相对的第二角处。 Ag的第二电极图案（21）接触第二通孔（27）并且不接触第一通孔（26）。 第二通孔（27）形成在第二电极图案（21）内。

公开(公告)号：KR100317116B1

公开(公告)日：2002-04-24

申请号：KR1019980055593

申请日：1998-12-17

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  박인식 ,  유찬세 ,  임욱

IPC: H01F17/00

Abstract: 적층형 칩 인덕터는 전극 단자 및 도체 패턴이 형성되어 있는 복수의 제1 세라믹 시트를 가지고 있고, 이 제1 세라믹 시트의 가운데 부분에 적층되어 있으며 도체 패턴이 형성되어 있고, 상기 도체 패턴은 상기 제1 세라믹 시트의 도체 패턴과 전기적으로 연결되어 있으며 적어도 하나 이상으로 이루어져 있는 제2 세라믹 시트, 상기 제1, 2 세라믹 시트의 위면 및 아래 면에 적층되어 있으며 상기 제1, 2 세라믹 시트를 보호하기 위한 적어도 하나 이상의 제3 세라믹 시트에서,
상기 제1, 2, 3 세라믹 시트에는 상, 하 좌, 우를 구분함과 동시에 품질 계수 및 자기 공진 주파수 값을 증대시키기 위하여 도체 패턴과 연직한 방향으로 적어도 하나 이상의 축을 가지는 관통 홀이 형성되어 있다. 상술한 제3 세라믹 시트에는 제1, 2 세라믹 시트에 형성되어 있는 관통 홀과 동일 축을 이루는 관통 홀이 형성될 수 있다. 상술한 관통 홀은 복수의 제1, 2 세라믹 시트에만 형성될 수 있다.
이와 같이 이루어져 있는 적층형 칩 인덕터는 상, 하 좌, 우를 구분하기 위한 표시부의 마킹이 필요 없어 제작시 공정수가 줄어들고 따라서 생산비용이 감소되는 효과가 있다. 또한 품질 계수(Q) 및 자기 공진 주파수(Self-Resonant Frequency)의 특성을 향상시킬 수 있다.