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公开(公告)号：KR100317116B1
公开(公告)日：2002-04-24
申请号：KR1019980055593
申请日：1998-12-17
Applicant: 전자부품연구원
IPC: H01F17/00
Abstract: 적층형 칩 인덕터는 전극 단자 및 도체 패턴이 형성되어 있는 복수의 제1 세라믹 시트를 가지고 있고, 이 제1 세라믹 시트의 가운데 부분에 적층되어 있으며 도체 패턴이 형성되어 있고, 상기 도체 패턴은 상기 제1 세라믹 시트의 도체 패턴과 전기적으로 연결되어 있으며 적어도 하나 이상으로 이루어져 있는 제2 세라믹 시트, 상기 제1, 2 세라믹 시트의 위면 및 아래 면에 적층되어 있으며 상기 제1, 2 세라믹 시트를 보호하기 위한 적어도 하나 이상의 제3 세라믹 시트에서,
상기 제1, 2, 3 세라믹 시트에는 상, 하 좌, 우를 구분함과 동시에 품질 계수 및 자기 공진 주파수 값을 증대시키기 위하여 도체 패턴과 연직한 방향으로 적어도 하나 이상의 축을 가지는 관통 홀이 형성되어 있다. 상술한 제3 세라믹 시트에는 제1, 2 세라믹 시트에 형성되어 있는 관통 홀과 동일 축을 이루는 관통 홀이 형성될 수 있다. 상술한 관통 홀은 복수의 제1, 2 세라믹 시트에만 형성될 수 있다.
이와 같이 이루어져 있는 적층형 칩 인덕터는 상, 하 좌, 우를 구분하기 위한 표시부의 마킹이 필요 없어 제작시 공정수가 줄어들고 따라서 생산비용이 감소되는 효과가 있다. 또한 품질 계수(Q) 및 자기 공진 주파수(Self-Resonant Frequency)의 특성을 향상시킬 수 있다.-
公开(公告)号：KR1020000040048A
公开(公告)日：2000-07-05
申请号：KR1019980055593
申请日：1998-12-17
Applicant: 전자부품연구원
IPC: H01F17/00
CPC classification number: H01F17/0013 , H01F27/34
Abstract: PURPOSE: A chip inductor is provided to reducing the manufacturing cost of the chip inductor by removing the marking of the displaying section. CONSTITUTION: A chip inductor comprises at least one first ceramic sheet(105,107,109), a plurality of second ceramic sheet(101,103), at least one third ceramic sheet(111,113,115,117), and at least one through-holes(101c,103c). A conductive pattern is formed in the first ceramic sheet(105,107,109), and the conductive pattern is electrically connected to the conductive pattern of the ceramic sheet. The second ceramic sheet(101,103) are stacked above and under the first ceramic sheet(105,107,109), and are electrically connected to the conductive pattern. The third ceramic sheets(111,113,115,117) are stacked above and under the first and second ceramic sheet(105,107,109,101,103).
Abstract translation: 目的：提供芯片电感器，通过去除显示部分的标记来降低芯片电感器的制造成本。 构成：芯片电感器包括至少一个第一陶瓷片（105,107,109），多个第二陶瓷片（101,103），至少一个第三陶瓷片（111,113,115,117）和至少一个通孔（101c，103c）。 在第一陶瓷片（105,107,109）中形成导电图案，并且导电图案电连接到陶瓷片的导电图案。 第二陶瓷片（101,103）在第一陶瓷片（105,107,109）的上方和下方堆叠，并且与导电图案电连接。 第三陶瓷片（111,113,115,117）堆叠在第一和第二陶瓷片（105,107,109,101,103）的上方和下方。
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公开(公告)号：KR1020030006639A
公开(公告)日：2003-01-23
申请号：KR1020010042483
申请日：2001-07-13
Applicant: 전자부품연구원
IPC: G03F7/004
CPC classification number: G03F7/0047 , C03C3/072 , C03C8/24 , G03F7/0007 , H01B1/22 , H05K9/0096
Abstract: PURPOSE: A photosensitive paste composition and a method for forming a micro line using the composition are provided, to obtain the clean edge of micro line and to improve the characteristic of micro line having via hole by optimizing the ratio of a photoinitiator and a photosensitive monomer. CONSTITUTION: The photosensitive paste composition comprises 25-40 wt% of alumina and aluminate powder; 25-40 wt% of glass frit; 10-30 wt% of a primary monomer containing an acid pendent novolac epoxy acrylate as a main component; 5-10 wt% of a secondary monomer containing a carboxy polyester acrylate as a main component; 0.1-3 wt% of a photoinitiator; 0.1-0.5 wt% of a lubricant; and 0.1-25 wt% of a solvent. Preferably the ratio of the mixture of the primary and secondary monomers and the photoinitiator is 29:3 by weight. The method comprises the steps of screen printing the photosensitive paste composition; drying the screen printed photosensitive dielectric paste; putting a mask where the micro line is formed on the dried paste and exposing it; and removing the mask and etching the exposed paste to form the micro line.
Abstract translation: 目的：提供一种感光性糊剂组合物和使用该组合物形成微细线的方法，以获得微细线条的清洁边缘，并通过优化光引发剂和感光性单体的比例来改善具有通孔的微细线的特性 。 构成：感光膏组合物包含25-40重量％的氧化铝和铝酸盐粉末; 25-40重量％玻璃料; 10-30重量％的以酸性侧链酚醛环氧丙烯酸酯为主要成分的初级单体; 5-10重量％的以羧基聚酯丙烯酸酯为主要成分的二次单体; 0.1-3重量％的光引发剂; 0.1-0.5重量％的润滑剂; 和0.1-25重量％的溶剂。 优选地，初级和次级单体和光引发剂的混合物的重量比为29:3。 该方法包括丝网印刷感光浆料组合物的步骤; 干燥丝网印刷光敏电介质浆料; 在干糊状物上放置微线形成掩模并将其曝光; 并去除掩模并蚀刻暴露的糊料以形成微细线。
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公开(公告)号：KR100318498B1
公开(公告)日：2001-12-22
申请号：KR1019990037856
申请日：1999-09-07
Applicant: 전자부품연구원
IPC: B41F17/00
Abstract: 본발명은칩 부품의측면에단자를형성하기위한측면인쇄지그를개시한다. 본발명은칩 부품의측면크기보다상대적으로큰 크기의칩 홀이다수배열되며, 가장자리에다수의결합홈이형성된제 1 플레이트와; 칩홀이다수배열되며, 가장자리에수평방향으로수평장공이형성된제 2 플레이트와; 칩홀이다수배열되며, 가장자리에수직방향으로수직장공이형성된제 3 플레이트와; 상기결합홈, 수평장공및 수직장공을일체로결합하는결합수단을포함한다. 따라서, 칩홀의크기를조절할수 있도록하여다양한크기의칩에사용할수 있으며, 인쇄작업시칩 부품의손상을방지할수 있으며, 스퀴지또는롤러의상하방향유동이발생되는것을방지하여인쇄특성을향상시킬수 있다.
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公开(公告)号：KR100288964B1
公开(公告)日：2001-04-16
申请号：KR1019990007417
申请日：1999-03-06
Applicant: 전자부품연구원
IPC: H01F17/00
Abstract: 이발명의고주파용적층형트랜스포머에서, 다수의제1 세라믹시트에는도전성페이스트가충진된비어홀이각각형성되어있고, 이비어홀을통하여연결되어제1 인덕터를형성하는제1 코일패턴이각각형성되어있다. 그리고, 제2 세라믹시트에는제1 세라믹시트의제1 코일패턴과연결되는제1 캐패시터패턴이형성되어있고, 제3 세라믹시트에는제2 캐패시터패턴이형성되어있으며, 제2 및제3 세라믹시트는서로일정간격을두고형성되어제1 캐패시터를형성한다. 다수의제4 세라믹시트에는비어홀이각각형성되어있고, 이비어홀을통하여제2 인덕터를형성하는제2 코일패턴이각각형성되어있으며, 상기제2 코일패턴은상기제3 세라믹시트의제2 캐패시터패턴과연결된다. 그리고, 제5 세라믹시트에는제2 코일패턴과연결되는제3 캐패시터패턴이형성되어있고, 제6 세라믹시트에는제4 캐패시터패턴이형성되어있으며, 제5 및제6 세라믹시트는서로일정간격을두고형성되어제2 캐패시터를형성한다. 이러한적층형트랜스포머는캐패시터를사용함에따라, 저용량의인덕터를사용하여도높은임피던스변환율을얻을수 있으며, 소형으로제조가가능하고, 제조공정이간단하다.
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Patent Agency Ranking
公开(公告)号：KR100281191B1
公开(公告)日：2001-04-02
申请号：KR1019980055592
申请日：1998-12-17
Applicant: 전자부품연구원
IPC: H01F17/00
Abstract: 세라믹 시트의 가장 위 또는 아래에 좌, 우 상, 하의 방향을 구분할 수 있는 비어홀을 형성하고, 이 비어홀에 식별을 위한 페이스트가 채워져 있다. 이러한 비어홀은 적어도 하나 이상 형성되어 있다. 상술한 비어홀에 채워져 있는 페이스트는 식별이 용이한 칼라 페이스트로 이루어져 있다.
따라서 적층형 칩 인덕터는 가장 위면 또는 아래면에 방향을 표시하기 위한 비어홀을 형성하고 이 비어홀에 칼라 페이스트가 채워지도록 함으로서 인덕터 소자의 방향 표시가 용이하고, 인덕터 소자의 모서리 연마 공정에서 방향 표시부가 지워지거나 훼손될 염려가 없으며, 비어홀을 제품의 좌, 우 상, 하를 구분할 수 있는 표식으로 사용함으로서 제품의 생산 수율을 향상시킬 수 있고 표시 프린팅을 위한 마킹 공정이 불필요하므로 공정의 단계를 줄일 수 있다. 그리고 프린팅 된 표시부의 수축률 오차로 인한 칩의 휘어짐을 막을 수 있다.-
公开(公告)号：KR1020010017373A
公开(公告)日：2001-03-05
申请号：KR1019990032856
申请日：1999-08-11
Applicant: 전자부품연구원
IPC: H01L23/48
Abstract: PURPOSE: A multiple-line grid array package is provided to simplify a manufacturing process, by soldering a multiple line grid on a package body in which an input/output node is arranged. CONSTITUTION: A semiconductor chip(13) is built in a package body, and a plurality of input/output nodes(12) are arranged on an upper surface of the package body(10). A multiple line grid(20) is soldered to the input/output node of the package body. The multiple line grid has a substrate(23) of a non-conductive material, and has the same size as the package body. A hole is located in a one-to-one correspondence with the input/output node. A unit lead(22) is formed by filling and applying a conductive material in the hole and soldered to the input/output node.
Abstract translation: 目的：提供多行网格阵列封装，以通过将多行网格焊接在其中布置输入/输出节点的封装体上来简化制造过程。 构成：半导体芯片（13）内置在封装主体中，并且多个输入/输出节点（12）布置在封装主体（10）的上表面上。 多线栅格（20）被焊接到封装体的输入/输出节点。 多线栅格具有非导电材料的衬底（23），并且具有与封装主体相同的尺寸。 孔与输入/输出节点一一对应地设置。 通过在孔中填充并施加导电材料并焊接到输入/输出节点来形成单元引线（22）。
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公开(公告)号：KR1020060008141A
公开(公告)日：2006-01-26
申请号：KR1020040057829
申请日：2004-07-23
Abstract: 본 발명은 저온 동시 소성 유전체 조성물, 그를 이용한 그린시트 및 그 제조 방법에 관한 것으로, 26 ~ 33 중량%의 SiO
2 , 0 ~ 3 중량%의 B
2 O
3 , 26 ~ 36 중량%의 CaO, 0 ~ 4 중량%의 MgO, 6 ~ 12 중량%의 ZnO, 4 ~ 6 중량%의 Al
2 O
3 , 5 ~ 10 중량%의 TiO
2 와 10 ~ 20 중량%의 BaO으로 조성된 유리분말과; 상기 유리분말과 혼합되는 세라믹 분말로 이루어진다.
따라서, 본 발명은 유전율을 높여 부품을 소형화할 수 있고, 유전손실을 낮출 수 있어 우수한 고주파 특성을 구현할 수 있는 효과가 있다.
저온, 동시, 소성, 세라믹, 조성, 유리, 분말, 유전율, 유전손실-
公开(公告)号：KR1020020058976A
公开(公告)日：2002-07-12
申请号：KR1020000087118
申请日：2000-12-30
Applicant: 전자부품연구원
IPC: H03F1/26
Abstract: PURPOSE: An amplification circuit for a low noise for use in a mobile communication terminal is provided to minimize a noise thereof and to operate the device stably. CONSTITUTION: An amplification circuit for a low noise for use in a mobile communication includes an input impedance junction circuit provided with a capacitor and an inductor and an output impedance junction circuit. The amplification circuit further includes at least one resister, connected between the input impedance circuit and the output impedance circuit, for operating with an optimum condition. The amplification circuit further includes a bias circuit portion provided with a capacitor and controls at least one resistor for the amplification circuit not to oscillate. In the amplification circuit, a number of chips are assembled into one package to thereby reduce an overall size and obtain a reliability by modulating a part or a partial function of the system board into one module. And also, if the ceramic substrate is used as a wiring substrate material, the amplification circuit has a high quality index, a good gain characteristics and a good noise index by reducing a thermal noise thereof.
Abstract translation: 目的：提供用于移动通信终端的用于低噪声的放大电路，以使其噪声最小化并稳定地操作设备。 构成：用于移动通信的用于低噪声的放大电路包括设置有电容器和电感器的输入阻抗结电路以及输出阻抗结电路。 放大电路还包括连接在输入阻抗电路和输出阻抗电路之间的至少一个电阻器，用于以最佳条件操作。 放大电路还包括设置有电容器的偏置电路部分，并且控制用于放大电路不振荡的至少一个电阻器。 在放大电路中，将多个芯片组装成一个封装，从而通过将系统板的部分或部分功能调制成一个模块来减小总体尺寸并获得可靠性。 另外，如果将陶瓷基板用作布线基板材料，则通过降低其热噪声，放大电路具有高质量指标，良好的增益特性和良好的噪声指数。
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公开(公告)号：KR100306133B1
公开(公告)日：2001-11-01
申请号：KR1019990032856
申请日：1999-08-11
Applicant: 전자부품연구원
IPC: H01L23/48
Abstract: 본발명은개선된구조의멀티플라인그리드를갖는멀티플라인그리드어레이패키지를개시한다. 본발명은멀티플라인그리드는패키지몸체와같은크기로형성되며, 입출력노드와일대일대응하는위치에구멍이형성되며, 구멍에도전물질이충진및 도포되어단위리드를형성하여입출력노드에솔더링되는것을특징으로한다. 본발명에따르면, 일체형멀티플라인그리드를이용해입출력노드가배열된패키지몸체위에솔더링함으로써공정을단순화할수 있으며, 멀티플라인그리드의탑재정확도및 편평도를향상시켜열적특성및 전기적특성을향상시킬수 있는효과를얻을수 있다.
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