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公开(公告)号：KR200208749Y1
公开(公告)日：2001-01-15
申请号：KR2019940028717
申请日：1994-10-31
Applicant: 전자부품연구원
IPC: H03K25/00
Abstract: 본 고안은 인공위성(BS)용 수신주파수를 분배시키는 장치에 관한 것으로, 특히 표면실장형으로 회로구성요소를 기판상에 제조부착하는 대신에 인쇄회로기판상애 패턴화시킨 후 내장시켜 제작한 인공위성수신용 고주파분배장치에 관한 것으로, 입력소스에 각각 병렬결합된 제1 및 제2 인덕턴스수단들, 상기 제1 및 제2 인덕턴스수단들에 각각 직렬결합되어 고주파노이즈를 제거하기 위한 제3 및 제4인덕턴스수단들, 상기 제1 및 제3인덕턴스수단들의 접속점과, 제2 및 제4 인덕턴스수단들의 접속점들 사이에 연결된 고주파 평활저항수단, 및 상기 제3 인덕턴스수단과 제1출력사이의 접속점과, 상기 제4 인덕턴스수단과 제2출력사이의 접속점 사이에 연결된 고주파임피던스정합수단을 포함하는 것을 특징으로 하는 인공위성수신용 고주파분배기를 제공함으� ��써, 신뢰성을 향상시키고 고주파노이즈의 발생을 방지할 수 있다.
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公开(公告)号：KR100256627B1
公开(公告)日：2000-05-15
申请号：KR1019970023915
申请日：1997-06-10
Applicant: 전자부품연구원
Abstract: PURPOSE: An SMD(surface mounting device) typed backward wave hybrid coupler is to connect an upper and a lower layer of a pattern, using a through hole, in a matching area of a port, thereby reducing width of the pattern and the entire dimension of the hybrid coupler. CONSTITUTION: The hybrid coupler comprises an upper layer, a middle layer and a lower layer. In an upper surface and a lower surface of the middle layer, a pattern is formed on a junction region of a port. The pattern is divided into a coupling region and a junction region of the port. The junction region of the port has a plurality of through holes. By these through holes, the upper surface and the lower face of the middle layer is connected as a unified unit. When compared with a suspended typed substrate, the width of the pattern is reduced up to 1/2. The coupler using the through holes is used for to a BWDC(backward wave directional coupler).
Abstract translation: 目的：SMD（表面安装装置）型反向波混合耦合器用于在端口的匹配区域中使用通孔连接图案的上下层，从而减小图案的宽度和整个尺寸 的混合耦合器。 构成：混合耦合器包括上层，中间层和下层。 在中间层的上表面和下表面中，在端口的接合区域上形成图案。 该图案被分成端口的耦合区域和结合区域。 端口的接合区域具有多个通孔。 通过这些通孔，中间层的上表面和下表面作为统一单元连接。 当与悬浮型基板相比时，图案的宽度减小到1/2。 使用通孔的耦合器用于BWDC（反向波定向耦合器）。
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公开(公告)号：KR1020000017671A
公开(公告)日：2000-04-06
申请号：KR1019980039926
申请日：1998-09-25
Applicant: 전자부품연구원
Abstract: PURPOSE: A dual band antenna for mobile telecommunication terminal is provided to allow for dual bandwidths for receiving/transmitting signal and simultaneously have a compact size. CONSTITUTION: An antenna comprises a first helical conductor(11) and a second helicalantenna(13) which have different resonance frequencies from each other and are wound apart from each other around an insulating supporting bar(15) in a helical form. Both ends of the first and second helical conductors are electrically connected to a first feeder distribution center(21) and a second feeder distribution center(23), respectively. The first and second helical conductors have different lengths from each other, and thus have different resonance frequencies from each other, thereby receiving/transmitting signals in two different frequency bandwidths.
Abstract translation: 目的：提供用于移动通信终端的双频带天线，以允许用于接收/发射信号的双带宽，同时具有紧凑的尺寸。 构成：天线包括第一螺旋导体（11）和第二螺旋天线（13），它们彼此具有不同的谐振频率，并以螺旋形式绕绝缘支撑杆（15）彼此分开缠绕。 第一和第二螺旋导体的两端分别电连接到第一馈电线分配中心（21）和第二馈线分配中心（23）。 第一和第二螺旋导体彼此具有不同的长度，因此彼此具有不同的谐振频率，从而以两个不同的频率带宽接收/发射信号。
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公开(公告)号：KR1019990031577A
公开(公告)日：1999-05-06
申请号：KR1019970052358
申请日：1997-10-13
Applicant: 전자부품연구원
IPC: H01L29/00
Abstract: 박막저항을 구비하는 윌켄슨 전력분배기가 개시된다. 본 발명의 윌켄슨 전력분배기는, 유전체층과, 상기 유전체층상에는 입력라인과, 입력라인의 일단에 형성되어 두 갈래로 갈라진 트랜스포머 라인과, 트랜스포머 라인의 끝단에 각각 형성된 2 개의 출력라인으로 이루어지는 마이크로스트립 패턴을 구비하는 윌켄슨 전력분배기에 있어서, 상기 마이크로스트립 패턴의 상기 출력라인 사이에는 출력라인 상에 형성된 도전성 금속을 증착시켜 형성된 금속재료부와, 소정의 길이, 높이, 폭으로 형성되어 상기 금속재료부 사이에 고저항의 재료를 증착시켜 형성된 고저항재료부로 이루어지는 박막저항을 포함하여, 윗면의 접지처리가 필요 없으며, 박막형태로 저항을 구성할 수 있기 때문에 마이크로스트립 패턴과 접지부사이의 두께를 줄이는 것이 가능하고, 그 공정도 프로세스 공정에 의한 일괄공정으로 이� ��어지기 때문에 별도의 조립공정이 필요하지 않아 대량생산시 원가절감이 용이하다.
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公开(公告)号：KR100288964B1
公开(公告)日：2001-04-16
申请号：KR1019990007417
申请日：1999-03-06
Applicant: 전자부품연구원
IPC: H01F17/00
Abstract: 이발명의고주파용적층형트랜스포머에서, 다수의제1 세라믹시트에는도전성페이스트가충진된비어홀이각각형성되어있고, 이비어홀을통하여연결되어제1 인덕터를형성하는제1 코일패턴이각각형성되어있다. 그리고, 제2 세라믹시트에는제1 세라믹시트의제1 코일패턴과연결되는제1 캐패시터패턴이형성되어있고, 제3 세라믹시트에는제2 캐패시터패턴이형성되어있으며, 제2 및제3 세라믹시트는서로일정간격을두고형성되어제1 캐패시터를형성한다. 다수의제4 세라믹시트에는비어홀이각각형성되어있고, 이비어홀을통하여제2 인덕터를형성하는제2 코일패턴이각각형성되어있으며, 상기제2 코일패턴은상기제3 세라믹시트의제2 캐패시터패턴과연결된다. 그리고, 제5 세라믹시트에는제2 코일패턴과연결되는제3 캐패시터패턴이형성되어있고, 제6 세라믹시트에는제4 캐패시터패턴이형성되어있으며, 제5 및제6 세라믹시트는서로일정간격을두고형성되어제2 캐패시터를형성한다. 이러한적층형트랜스포머는캐패시터를사용함에따라, 저용량의인덕터를사용하여도높은임피던스변환율을얻을수 있으며, 소형으로제조가가능하고, 제조공정이간단하다.
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Patent Agency Ranking
公开(公告)号：KR100281191B1
公开(公告)日：2001-04-02
申请号：KR1019980055592
申请日：1998-12-17
Applicant: 전자부품연구원
IPC: H01F17/00
Abstract: 세라믹 시트의 가장 위 또는 아래에 좌, 우 상, 하의 방향을 구분할 수 있는 비어홀을 형성하고, 이 비어홀에 식별을 위한 페이스트가 채워져 있다. 이러한 비어홀은 적어도 하나 이상 형성되어 있다. 상술한 비어홀에 채워져 있는 페이스트는 식별이 용이한 칼라 페이스트로 이루어져 있다.
따라서 적층형 칩 인덕터는 가장 위면 또는 아래면에 방향을 표시하기 위한 비어홀을 형성하고 이 비어홀에 칼라 페이스트가 채워지도록 함으로서 인덕터 소자의 방향 표시가 용이하고, 인덕터 소자의 모서리 연마 공정에서 방향 표시부가 지워지거나 훼손될 염려가 없으며, 비어홀을 제품의 좌, 우 상, 하를 구분할 수 있는 표식으로 사용함으로서 제품의 생산 수율을 향상시킬 수 있고 표시 프린팅을 위한 마킹 공정이 불필요하므로 공정의 단계를 줄일 수 있다. 그리고 프린팅 된 표시부의 수축률 오차로 인한 칩의 휘어짐을 막을 수 있다.-
公开(公告)号：KR100279729B1
公开(公告)日：2001-03-02
申请号：KR1019980041680
申请日：1998-10-02
Applicant: 전자부품연구원
IPC: H01F17/00
Abstract: 본 발명의 적층형 칩 인덕터는 코일의 역할을 하는 전극 패턴이 형성되어 있고 상기 전극 패턴과 연결되는 비어홀을 가지고 있으며 차례로 쌓여 있는 다수의 제1 세라믹 시트가 형성되어 있으며, 이 다수의 제1 세라믹 시트의 위, 아래에 각각 외부와 전기적으로 연결하기 위한 전극 패턴을 가지는 제2 및 제3 세라믹 시트가 형성되어 있다. 그리고, 제2 및 제3 세라믹 시트의 위, 아래에 각각 위, 아래에 각각 제1 및 제2 전자파 차폐용 금속 패턴을 가지고 있는 제4 및 제5 세라믹 시트가 형성되어 있다.
이때, 제1 및 제2 전자파 차폐용 금속 패턴은 코일의 중심부에 생기는 전자파를 차폐하므로, 본 발명에 따르면 적층형 칩 인덕터 제조 시 코일의 방향을 나타내는 마킹을 할 필요가 없다.-
公开(公告)号：KR100275279B1
公开(公告)日：2000-12-15
申请号：KR1019980052315
申请日：1998-12-01
Applicant: 전자부품연구원
IPC: H01Q1/36
Abstract: 본 발명은 무선 주파수 신호를 송수신하는 이동 통신 단말기용 헬리컬 안테나에 관한 것이다. 본 발명에 따른 헬리컬 안테나는 다수의 수평패턴 유전체 시트와, 각각의 상기 수평패턴 유전체 시트상에 제 1 개방 단부과 제 2 개방 단부를 갖는 루프형태로 적층된 제 1 금속성 패턴과, 상기 각각의 제 1 금속성 패턴을 연결하는 제 2 금속성 패턴을 포함한다. 상기 제 1 금속성 패턴은 동일한 회전 방향으로 패턴화되어 있으며, 각각의 제 1 금속성 패턴의 패턴 형상은 그의 회전이 종료되는 개방단부의 위치에서 다음 유전체 시트의 회전 패턴이 회전방향을 따라 시작되는 방식으로 패턴화되어 있다.
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公开(公告)号：KR100317116B1
公开(公告)日：2002-04-24
申请号：KR1019980055593
申请日：1998-12-17
Applicant: 전자부품연구원
IPC: H01F17/00
Abstract: 적층형 칩 인덕터는 전극 단자 및 도체 패턴이 형성되어 있는 복수의 제1 세라믹 시트를 가지고 있고, 이 제1 세라믹 시트의 가운데 부분에 적층되어 있으며 도체 패턴이 형성되어 있고, 상기 도체 패턴은 상기 제1 세라믹 시트의 도체 패턴과 전기적으로 연결되어 있으며 적어도 하나 이상으로 이루어져 있는 제2 세라믹 시트, 상기 제1, 2 세라믹 시트의 위면 및 아래 면에 적층되어 있으며 상기 제1, 2 세라믹 시트를 보호하기 위한 적어도 하나 이상의 제3 세라믹 시트에서,
상기 제1, 2, 3 세라믹 시트에는 상, 하 좌, 우를 구분함과 동시에 품질 계수 및 자기 공진 주파수 값을 증대시키기 위하여 도체 패턴과 연직한 방향으로 적어도 하나 이상의 축을 가지는 관통 홀이 형성되어 있다. 상술한 제3 세라믹 시트에는 제1, 2 세라믹 시트에 형성되어 있는 관통 홀과 동일 축을 이루는 관통 홀이 형성될 수 있다. 상술한 관통 홀은 복수의 제1, 2 세라믹 시트에만 형성될 수 있다.
이와 같이 이루어져 있는 적층형 칩 인덕터는 상, 하 좌, 우를 구분하기 위한 표시부의 마킹이 필요 없어 제작시 공정수가 줄어들고 따라서 생산비용이 감소되는 효과가 있다. 또한 품질 계수(Q) 및 자기 공진 주파수(Self-Resonant Frequency)의 특성을 향상시킬 수 있다.-
公开(公告)号：KR1020000040048A
公开(公告)日：2000-07-05
申请号：KR1019980055593
申请日：1998-12-17
Applicant: 전자부품연구원
IPC: H01F17/00
CPC classification number: H01F17/0013 , H01F27/34
Abstract: PURPOSE: A chip inductor is provided to reducing the manufacturing cost of the chip inductor by removing the marking of the displaying section. CONSTITUTION: A chip inductor comprises at least one first ceramic sheet(105,107,109), a plurality of second ceramic sheet(101,103), at least one third ceramic sheet(111,113,115,117), and at least one through-holes(101c,103c). A conductive pattern is formed in the first ceramic sheet(105,107,109), and the conductive pattern is electrically connected to the conductive pattern of the ceramic sheet. The second ceramic sheet(101,103) are stacked above and under the first ceramic sheet(105,107,109), and are electrically connected to the conductive pattern. The third ceramic sheets(111,113,115,117) are stacked above and under the first and second ceramic sheet(105,107,109,101,103).
Abstract translation: 目的：提供芯片电感器，通过去除显示部分的标记来降低芯片电感器的制造成本。 构成：芯片电感器包括至少一个第一陶瓷片（105,107,109），多个第二陶瓷片（101,103），至少一个第三陶瓷片（111,113,115,117）和至少一个通孔（101c，103c）。 在第一陶瓷片（105,107,109）中形成导电图案，并且导电图案电连接到陶瓷片的导电图案。 第二陶瓷片（101,103）在第一陶瓷片（105,107,109）的上方和下方堆叠，并且与导电图案电连接。 第三陶瓷片（111,113,115,117）堆叠在第一和第二陶瓷片（105,107,109,101,103）的上方和下方。
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