公开(公告)号：KR1020000059649A

公开(公告)日：2000-10-05

申请号：KR1019990007417

申请日：1999-03-06

Applicant: 전자부품연구원

Inventor： 박인식 ,  임욱 ,  유찬세 ,  강남기 ,  안달 ,  박준석 ,  고현종 ,  김상철 ,  류대원

IPC: H01F17/00

Abstract: PURPOSE: A laminated transformer for high frequency is provided to ensure high impedance variation rate even in using inductor with a low capacity by using a capacitor. CONSTITUTION: A transformer is comprised of a first inductor(L1), a first capacitor(C1), a second inductor(L2) and a second capacitor(C). The first inductor(L1) has a ceramic sheet(300) which is provided with a ground terminal pattern(301) and a coil pattern(302). The first capacitor(C) has two ceramic sheets(330,340) which are provided with capacitor patterns(331,341), respectively. The second inductor(L2) has a ceramic sheet(350) which is provided with a first input terminal pattern(351) and a coil pattern(352). The second capacitor(C2) has two ceramic sheets(380,390) which are provided with capacitor patterns(381,391). Each sheet has via-holes filled with paste so that the coil patterns and capacity patterns are electrically connected via the conductive paste.

Abstract translation: 目的：提供高频用层压变压器，即使在使用电容器的情况下使用低容量的电感器也能确保高阻抗变化率。 构成：变压器包括第一电感器（L1），第一电容器（C1），第二电感器（L2）和第二电容器（C）。 第一电感器（L1）具有设置有接地端子图案（301）和线圈图案（302）的陶瓷片（300）。 第一电容器（C）具有分别具有电容器图案（331,341）的两个陶瓷片（330,340）。 第二电感器（L2）具有设置有第一输入端子图案（351）和线圈图案（352）的陶瓷片（350）。 第二电容器（C2）具有设置有电容器图案（381,391）的两个陶瓷片（380,390）。 每个片材具有填充有膏体的通孔，使得线圈图案和容量图案经由导电膏电连接。

公开(公告)号：KR100317116B1

公开(公告)日：2002-04-24

申请号：KR1019980055593

申请日：1998-12-17

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  박인식 ,  유찬세 ,  임욱

IPC: H01F17/00

Abstract: 적층형 칩 인덕터는 전극 단자 및 도체 패턴이 형성되어 있는 복수의 제1 세라믹 시트를 가지고 있고, 이 제1 세라믹 시트의 가운데 부분에 적층되어 있으며 도체 패턴이 형성되어 있고, 상기 도체 패턴은 상기 제1 세라믹 시트의 도체 패턴과 전기적으로 연결되어 있으며 적어도 하나 이상으로 이루어져 있는 제2 세라믹 시트, 상기 제1, 2 세라믹 시트의 위면 및 아래 면에 적층되어 있으며 상기 제1, 2 세라믹 시트를 보호하기 위한 적어도 하나 이상의 제3 세라믹 시트에서,
상기 제1, 2, 3 세라믹 시트에는 상, 하 좌, 우를 구분함과 동시에 품질 계수 및 자기 공진 주파수 값을 증대시키기 위하여 도체 패턴과 연직한 방향으로 적어도 하나 이상의 축을 가지는 관통 홀이 형성되어 있다. 상술한 제3 세라믹 시트에는 제1, 2 세라믹 시트에 형성되어 있는 관통 홀과 동일 축을 이루는 관통 홀이 형성될 수 있다. 상술한 관통 홀은 복수의 제1, 2 세라믹 시트에만 형성될 수 있다.
이와 같이 이루어져 있는 적층형 칩 인덕터는 상, 하 좌, 우를 구분하기 위한 표시부의 마킹이 필요 없어 제작시 공정수가 줄어들고 따라서 생산비용이 감소되는 효과가 있다. 또한 품질 계수(Q) 및 자기 공진 주파수(Self-Resonant Frequency)의 특성을 향상시킬 수 있다.

公开(公告)号：KR1020000040048A

公开(公告)日：2000-07-05

申请号：KR1019980055593

申请日：1998-12-17

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  박인식 ,  유찬세 ,  임욱

IPC: H01F17/00

CPC classification number: H01F17/0013 ,  H01F27/34

Abstract: PURPOSE: A chip inductor is provided to reducing the manufacturing cost of the chip inductor by removing the marking of the displaying section. CONSTITUTION: A chip inductor comprises at least one first ceramic sheet(105,107,109), a plurality of second ceramic sheet(101,103), at least one third ceramic sheet(111,113,115,117), and at least one through-holes(101c,103c). A conductive pattern is formed in the first ceramic sheet(105,107,109), and the conductive pattern is electrically connected to the conductive pattern of the ceramic sheet. The second ceramic sheet(101,103) are stacked above and under the first ceramic sheet(105,107,109), and are electrically connected to the conductive pattern. The third ceramic sheets(111,113,115,117) are stacked above and under the first and second ceramic sheet(105,107,109,101,103).

Abstract translation: 目的：提供芯片电感器，通过去除显示部分的标记来降低芯片电感器的制造成本。 构成：芯片电感器包括至少一个第一陶瓷片（105,107,109），多个第二陶瓷片（101,103），至少一个第三陶瓷片（111,113,115,117）和至少一个通孔（101c，103c）。 在第一陶瓷片（105,107,109）中形成导电图案，并且导电图案电连接到陶瓷片的导电图案。 第二陶瓷片（101,103）在第一陶瓷片（105,107,109）的上方和下方堆叠，并且与导电图案电连接。 第三陶瓷片（111,113,115,117）堆叠在第一和第二陶瓷片（105,107,109,101,103）的上方和下方。

公开(公告)号：KR100318498B1

公开(公告)日：2001-12-22

申请号：KR1019990037856

申请日：1999-09-07

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  임욱 ,  류대원 ,  유찬세

IPC: B41F17/00

Abstract: 본발명은칩 부품의측면에단자를형성하기위한측면인쇄지그를개시한다. 본발명은칩 부품의측면크기보다상대적으로큰 크기의칩 홀이다수배열되며, 가장자리에다수의결합홈이형성된제 1 플레이트와; 칩홀이다수배열되며, 가장자리에수평방향으로수평장공이형성된제 2 플레이트와; 칩홀이다수배열되며, 가장자리에수직방향으로수직장공이형성된제 3 플레이트와; 상기결합홈, 수평장공및 수직장공을일체로결합하는결합수단을포함한다. 따라서, 칩홀의크기를조절할수 있도록하여다양한크기의칩에사용할수 있으며, 인쇄작업시칩 부품의손상을방지할수 있으며, 스퀴지또는롤러의상하방향유동이발생되는것을방지하여인쇄특성을향상시킬수 있다.

公开(公告)号：KR100288964B1

公开(公告)日：2001-04-16

申请号：KR1019990007417

申请日：1999-03-06

Applicant: 전자부품연구원

Inventor： 박인식 ,  임욱 ,  유찬세 ,  강남기 ,  안달 ,  박준석 ,  고현종 ,  김상철 ,  류대원

IPC: H01F17/00

Abstract: 이발명의고주파용적층형트랜스포머에서, 다수의제1 세라믹시트에는도전성페이스트가충진된비어홀이각각형성되어있고, 이비어홀을통하여연결되어제1 인덕터를형성하는제1 코일패턴이각각형성되어있다. 그리고, 제2 세라믹시트에는제1 세라믹시트의제1 코일패턴과연결되는제1 캐패시터패턴이형성되어있고, 제3 세라믹시트에는제2 캐패시터패턴이형성되어있으며, 제2 및제3 세라믹시트는서로일정간격을두고형성되어제1 캐패시터를형성한다. 다수의제4 세라믹시트에는비어홀이각각형성되어있고, 이비어홀을통하여제2 인덕터를형성하는제2 코일패턴이각각형성되어있으며, 상기제2 코일패턴은상기제3 세라믹시트의제2 캐패시터패턴과연결된다. 그리고, 제5 세라믹시트에는제2 코일패턴과연결되는제3 캐패시터패턴이형성되어있고, 제6 세라믹시트에는제4 캐패시터패턴이형성되어있으며, 제5 및제6 세라믹시트는서로일정간격을두고형성되어제2 캐패시터를형성한다. 이러한적층형트랜스포머는캐패시터를사용함에따라, 저용량의인덕터를사용하여도높은임피던스변환율을얻을수 있으며, 소형으로제조가가능하고, 제조공정이간단하다.

公开(公告)号：KR100281191B1

公开(公告)日：2001-04-02

申请号：KR1019980055592

申请日：1998-12-17

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  박인식 ,  유찬세 ,  임욱

IPC: H01F17/00

Abstract: 세라믹 시트의 가장 위 또는 아래에 좌, 우 상, 하의 방향을 구분할 수 있는 비어홀을 형성하고, 이 비어홀에 식별을 위한 페이스트가 채워져 있다. 이러한 비어홀은 적어도 하나 이상 형성되어 있다. 상술한 비어홀에 채워져 있는 페이스트는 식별이 용이한 칼라 페이스트로 이루어져 있다.
따라서 적층형 칩 인덕터는 가장 위면 또는 아래면에 방향을 표시하기 위한 비어홀을 형성하고 이 비어홀에 칼라 페이스트가 채워지도록 함으로서 인덕터 소자의 방향 표시가 용이하고, 인덕터 소자의 모서리 연마 공정에서 방향 표시부가 지워지거나 훼손될 염려가 없으며, 비어홀을 제품의 좌, 우 상, 하를 구분할 수 있는 표식으로 사용함으로서 제품의 생산 수율을 향상시킬 수 있고 표시 프린팅을 위한 마킹 공정이 불필요하므로 공정의 단계를 줄일 수 있다. 그리고 프린팅 된 표시부의 수축률 오차로 인한 칩의 휘어짐을 막을 수 있다.

公开(公告)号：KR100279729B1

公开(公告)日：2001-03-02

申请号：KR1019980041680

申请日：1998-10-02

Applicant: 전자부품연구원

Inventor： 김상철 ,  강남기 ,  박인식 ,  고현종 ,  김종대

IPC: H01F17/00

Abstract: 본 발명의 적층형 칩 인덕터는 코일의 역할을 하는 전극 패턴이 형성되어 있고 상기 전극 패턴과 연결되는 비어홀을 가지고 있으며 차례로 쌓여 있는 다수의 제1 세라믹 시트가 형성되어 있으며, 이 다수의 제1 세라믹 시트의 위, 아래에 각각 외부와 전기적으로 연결하기 위한 전극 패턴을 가지는 제2 및 제3 세라믹 시트가 형성되어 있다. 그리고, 제2 및 제3 세라믹 시트의 위, 아래에 각각 위, 아래에 각각 제1 및 제2 전자파 차폐용 금속 패턴을 가지고 있는 제4 및 제5 세라믹 시트가 형성되어 있다.
이때, 제1 및 제2 전자파 차폐용 금속 패턴은 코일의 중심부에 생기는 전자파를 차폐하므로, 본 발명에 따르면 적층형 칩 인덕터 제조 시 코일의 방향을 나타내는 마킹을 할 필요가 없다.

公开(公告)号：KR1020010026504A

公开(公告)日：2001-04-06

申请号：KR1019990037856

申请日：1999-09-07

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  임욱 ,  류대원 ,  유찬세

IPC: B41F17/00

Abstract: PURPOSE: A side printing jig for chip is provided to allow the chip insertion work to be easily performed and minimize damage to the chip component, while improving printing characteristics by preventing movement of a squeezer or a roller during printing operation. CONSTITUTION: A jig comprises a first plate(10) having a plurality of chip holes(12) with a size larger than the side surface of a chip and a plurality of coupling holes(14) formed at corners of the first plate; a second plate(20) having a plurality of chip holes(22) with a size larger than the side surface of the chip and which are formed in a position corresponding to the chip holes of the first plate, and a horizontal slot(24) formed at corners of the second plate so as to correspond to the coupling holes of the first plate; a third plate(30) having a plurality of chip holes(32) with a size larger than the side surface of the chip and which are formed in a position corresponding to the chip holes of the first plate, and a vertical slot(34) formed at corners of the third plate so as to correspond to the coupling holes of the first plate; and a coupling member(40) for coupling the coupling hole, horizontal slot and the vertical slot.

Abstract translation: 目的：提供一种用于芯片的侧面打印夹具，以便容易地执行芯片插入工作，并且最小化对芯片部件的损坏，同时通过在打印操作期间防止挤压机或滚筒的移动来改善打印特性。 构成：夹具包括具有大于芯片侧表面的尺寸的多个切屑孔（12）的第一板（10）和形成在第一板的角部处的多个联接孔（14）; 第二板（20）具有多个尺寸大于芯片的侧表面的切屑孔（22），并且形成在与第一板的切屑孔对应的位置，以及水平槽（24） 形成在第二板的角部，以对应于第一板的连接孔; 具有多个切屑孔（32）的第三板（30），其尺寸大于所述芯片的侧表面，并且形成在与所述第一板的所述切屑孔相对应的位置;以及垂直槽（34） 形成在第三板的角部，以对应于第一板的连接孔; 以及用于联接所述联接孔，水平槽和所述垂直槽的联接构件（40）。

公开(公告)号：KR1020000040049A

公开(公告)日：2000-07-05

申请号：KR1019980055594

申请日：1998-12-17

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  박인식 ,  유찬세 ,  임욱

IPC: H01F17/00

CPC classification number: H01F27/2804

Abstract: PURPOSE: A chip inductor is provided to improve the inductance and reduce the manufacturing cost by forming coil patterns and repeatedly stacking the coil patterns. CONSTITUTION: A chip inductor comprises at least one first ceramic sheet(105,107,109,111), and a plurality of second ceramic sheets(103). A conductive pattern is formed in the first ceramic sheet(105,107,109,111). The conductive patterns of the first ceramic sheet(105,107,109,111) are electively connected to one another. The second ceramic sheets(103) are disposed above and under the first ceramic sheet(105,107,109,111). The second ceramic sheets(103) has electrode patterns which are electrically connected to the conductive patterns. A conductive pattern is wound on the first ceramic sheet(105,107,109,111) more than once.

Abstract translation: 目的：提供芯片电感器，通过形成线圈图案并重复堆叠线圈图案来提高电感并降低制造成本。 构成：芯片电感器包括至少一个第一陶瓷片（105,107,109,111）和多个第二陶瓷片（103）。 在第一陶瓷片（105,107,109,111）中形成导电图案。 第一陶瓷片（105,107,109,111）的导电图案彼此选择性连接。 第二陶瓷片（103）设置在第一陶瓷片（105,107,109,111）的上方和下方。 第二陶瓷片（103）具有电连接到导电图案的电极图案。 导电图案不止一次地卷绕在第一陶瓷片（105,107,109,111）上。

公开(公告)号：KR1020000040047A

公开(公告)日：2000-07-05

申请号：KR1019980055592

申请日：1998-12-17

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  박인식 ,  유찬세 ,  임욱

IPC: H01F17/00

Abstract: PURPOSE: A chip inductor is provided to improve the productivity of the chip inductor by using a via hole. CONSTITUTION: A chip inductor comprises at least one first ceramic sheet(101,103,105), a second ceramic sheet(109), a third ceramic sheet(107), and a paste(117b). A conductive pattern is formed in the first ceramic sheet(101,103,105). The conductive pattern is electively connected top the conductive pattern of a ceramic sheet which is stacked. The second ceramic sheet(109) is stacked on the first ceramic sheet(101,103,105). The second ceramic sheet(109) is electrically connected to the conductive pattern. The third ceramic sheet(107) is stacked under the first ceramic sheet(101,103,105). The paste(117b) comprises a fourth ceramic sheet(111,113). The paste(117b) has a via hole(117c,117d).

Abstract translation: 目的：提供芯片电感，通过使用通孔提高芯片电感的生产率。 构成：芯片电感器包括至少一个第一陶瓷片（101,103,105），第二陶瓷片（109），第三陶瓷片（107）和糊（117b）。 在第一陶瓷片（101,103,105）中形成导电图案。 导电图案选择性地连接在堆叠的陶瓷片的导电图案上。 第二陶瓷片（109）堆叠在第一陶瓷片（101,103,105）上。 第二陶瓷片（109）电连接到导电图案。 第三陶瓷片（107）堆叠在第一陶瓷片（101,103,105）的下方。 浆料（117b）包括第四陶瓷片（111,113）。 糊（117b）具有通孔（117c，117d）。