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    오버 샘플링 방식의 인터폴레이션 필터
    101.
    发明公开
    오버 샘플링 방식의 인터폴레이션 필터 失效
    使用过采样方法的插值滤波器

    公开(公告)号：KR1020030053281A

    公开(公告)日：2003-06-28

    申请号：KR1020010083457

    申请日：2001-12-22

    Applicant: 한국전자통신연구원

    Inventor： 곽명신 ,  엄낙웅 ,  김보우

    IPC: H03H17/02

    CPC classification number: H03H17/02 ,  H03H17/0269 ,  H03H17/0444 ,  H03H17/0671

    Abstract: PURPOSE: An interpolation filter using an over-sampling method is provided to control an over-sampling ratio and perform accurately a sampling conversion process by using a two-level interpolation filter and the second order demodulator. CONSTITUTION: An interpolation filter includes a two-level interpolation filter and the second order sigma delta demodulator(300). The two-level interpolation filter is formed with an FIR filter(100) and a Comb filter(200) in order to perform an over-sampling process for a digital input signal of low frequency. The second order sigma delta demodulator receives the sampled signal from the two-level interpolation filter and output PDM data of 1 bit. The FIR filter includes a data register having a shift register, a coefficient ROM for storing filter calculation coefficients, a multiplier for multiplying the output of the data register by the filter coefficient of the coefficient ROM, an adder for adding an output of the multiplier to an output of the accumulator, a multiplexer for receiving the output of the accumulator and outputting parallel data of 10 bits, and a serial/parallel register for converting the parallel data of 10 bits to the serial data of 10 bits.

    Abstract translation: 目的：提供使用过采样方法的内插滤波器来控制过采样率，并通过使用二级内插滤波器和二阶解调器来精确地执行采样转换处理。 构成：内插滤波器包括一个二电平内插滤波器和二阶Σ-Δ解调器（300）。 两级内插滤波器由FIR滤波器（100）和梳状滤波器（200）形成，以对低频的数字输入信号执行过采样处理。 二阶Σ-Δ解调器从二电平内插滤波器接收采样信号并输出​​1位的PDM数据。 FIR滤波器包括具有移位寄存器的数据寄存器，用于存储滤波器计算系数的系数ROM，用于将数据寄存器的输出乘以系数ROM的滤波器系数的乘法器，用于将乘法器的输出相加的加法器 累加器的输出，用于接收累加器的输出并输出10位的并行数据的多路复用器，以及用于将10位的并行数据转换为10位的串行数据的串行/并行寄存器。

    반도체소자 회로내부의 메모리를 그 외부에서 자동으로시험하는데 사용하는 시험장치
    102.
    发明公开
    반도체소자 회로내부의 메모리를 그 외부에서 자동으로시험하는데 사용하는 시험장치 失效
    用于测试半导体器件的自动内部存储器的测试装置

    公开(公告)号：KR1020020054213A

    公开(公告)日：2002-07-06

    申请号：KR1020000083237

    申请日：2000-12-27

    Applicant: 한국전자통신연구원

    Inventor： 김명환 ,  엄낙웅 ,  김대용

    IPC: G11C29/00

    Abstract: PURPOSE: A test apparatus for testing automatically an internal memory of a semiconductor device is provided to perform automatically a test operation for a memory which is installed in a semiconductor device. CONSTITUTION: A scan circuit(103) is connected with an internal circuit(101), a pattern generator(102), and a data input buffer(104) in order to select pattern data in a test process or internal data in a normal process. A data input buffer(104) is connected with the scan circuit(103) and a memory cell(105) in order to buffer the data from the scan circuit(103). The memory cell(105) is connected with the data input buffer(104) and a data output buffer(108) in order to receive the data from the data input buffer(104) and transmit the data to the data output buffer(108). A comparing pattern generator(106) is connected with the pattern generator(102), a comparing result control circuit(109), the memory cell(105), and a comparator(107). The data output buffer(108) is connected with the memory cell(105) and the comparator(107). The comparator(107) is connected with the comparing pattern generator(106) and the data output buffer(108). The comparing result control circuit(109) controls the pattern generator(102) and the comparing pattern generator(106). A state display portion(110) is connected with the comparator(107).

    Abstract translation: 目的：提供一种用于自动测试半导体器件的内部存储器的测试装置，以自动执行安装在半导体器件中的存储器的测试操作。 构成：扫描电路（103）与内部电路（101），模式发生器（102）和数据输入缓冲器（104）连接，以便在测试过程中选择模式数据或在正常处理中选择内部数据 。 数据输入缓冲器（104）与扫描电路（103）和存储单元（105）连接，以缓冲来自扫描电路（103）的数据。 存储单元（105）与数据输入缓冲器（104）和数据输出缓冲器（108）连接，以从数据输入缓冲器（104）接收数据，并将数据发送到数据输出缓冲器（108） 。 比较模式发生器（106）与模式发生器（102），比较结果控制电路（109），存储单元（105）和比较器（107）相连。 数据输出缓冲器（108）与存储单元（105）和比较器（107）连接。 比较器（107）与比较模式发生器（106）和数据输出缓冲器（108）连接。 比较结果控制电路（109）控制图案生成器（102）和比较图案生成器（106）。 状态显示部分（110）与比较器（107）连接。

    곱셈기의 출력과 하나 이상의 입력신호를 가산/감산하기위한 연산 회로
    103.
    发明公开
    곱셈기의 출력과 하나 이상의 입력신호를 가산/감산하기위한 연산 회로 无效
    用于在至少一个输入信号上添加/减少乘法器的输出的计算电路

    公开(公告)号：KR1020020051302A

    公开(公告)日：2002-06-28

    申请号：KR1020000080909

    申请日：2000-12-22

    Applicant: 한국전자통신연구원

    Inventor： 박기혁 ,  엄낙웅 ,  김대용

    IPC: G06F7/52

    Abstract: PURPOSE: A calculation circuit for adding/subtracting an output of a multiplier to/from at least one input signal is provided to realize a high speed operation without increasing a size of hardware in embodying a calculation circuit. CONSTITUTION: A partial product creating unit(401) is provided for creating a plurality of partial products by a multiplier and a multiplicand. A partial product adding unit(402) adds the partial products to more than one input signal simultaneously for outputting a partial sum and a carry. A carry-propagate adder(403) is provided for outputting a multiplication value by finally adding the partial sum of the partial product adding unit(402) to the carry. The input signal is a 2's complement converted signal. The partial product adding unit(402) is embodied by a multiple input parallel adder.

    Abstract translation: 目的：提供一种用于向/从至少一个输入信号增加/减少乘法器的输出的计算电路，以在不增加体现计算电路中的硬件的大小的情况下实现高速操作。 构成：提供部分产品创建单元（401），用于通过乘法器和被乘数来创建多个部分乘积。 部分积添加单元（402）将部分乘积同时添加到多个输入信号以输出部分和和进位。 提供进位传播加法器（403），用于通过最终将部分乘积加法单元（402）的部分和加到进位来输出乘法值。 输入信号是2的补码转换信号。 部分积添加单元（402）由多输入并行加法器实现。

    레지스터 윈도우 오버플로우/언더플로우 처리 장치
    107.
    发明授权
    레지스터 윈도우 오버플로우/언더플로우 처리 장치 有权

    公开(公告)号：KR101927255B1

    公开(公告)日：2018-12-12

    申请号：KR1020110143969

    申请日：2011-12-27

    Applicant: 한국전자통신연구원

    Inventor： 변경진 ,  엄낙웅 ,  정희범

    IPC: G06F13/14 ,  G06F9/06

    Abstract: 본 발명은 로컬 레지스터들 및 인커밍 레지스터들을 포함하는 레지스터 윈도우, 로컬 레지스터 및 인커밍 레지스터의 내용을 워드 단위로 저장하는 내부 전용 메모리, 로컬 레지스터 및 인커밍 레지스터와 내부 전용 메모리를 연결하는 전용 데이터버스, 내부 전용 메모리에 워드 단위의 저장 공간이 남아 있는지 여부를 카운트하는 메모리 워드 카운터 및 메모리 워드 카운터의 카운터 값에 따라 윈도우 오버플로우 및 윈도우 언더플로우 중 하나가 발생한 경우 전용 데이터버스의 동작을 제어하는 로직 블록을 포함하는 것을 특징으로 한다.

    비디오 데이터의 병렬 인트라 예측 방법
    108.
    发明授权
    비디오 데이터의 병렬 인트라 예측 방법 有权

    公开(公告)号：KR101885885B1

    公开(公告)日：2018-09-11

    申请号：KR1020120037583

    申请日：2012-04-10

    Applicant: 한국전자통신연구원

    Inventor： 조승현 ,  엄낙웅

    IPC: H04N19/59

    CPC classification number: G06T9/004 ,  H04N19/436 ,  H04N19/593 ,  H04N19/61

    Abstract: 본발명은비디오데이터의병렬인트라예측방법에관한것으로, 인트라예측부가코딩유닛또는서브코딩유닛을구성하는적어도하나이상의예측유닛에포함된픽셀들을참조픽셀그룹과예측픽셀그룹중 어느하나에속하도록구분하는단계, 인트라예측부가참조픽셀그룹에속하는참조픽셀들및 예측픽셀그룹에속하는예측픽셀들을이용하여참조서브블록및 예측서브블록을생성하는단계; 인트라예측부가참조서브블록에대한부호화처리를수행하는단계및 인트라예측부가예측서브블록에대한부호화처리를수행하는단계를포함하여구성되며, 본발명에따르면인트라예측을수행할때, 예측블록간의데이터의존성을제거함으로써인트라예측을병렬로수행할수 있도록하여부호화기를사용하는모든기기에서비디오데이터의부호화시간을단축할수 있다.

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