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公开(公告)号：KR1020030054829A
公开(公告)日：2003-07-02
申请号：KR1020010085260
申请日：2001-12-26
Applicant: 한국전자통신연구원
IPC: H04B1/16
CPC classification number: H04L1/0068
Abstract: PURPOSE: A variable length division device for rate matching in a mobile communication system is provided to implement a division part of processes required to determine rate matching parameters through hardware resource sharing, when designing an asynchronous terminal modem, thereby reducing size and implementing hardware as one single chip. CONSTITUTION: A selector(110) selects a smaller one of a dividend and a signal inputted from a subtracter(150). Many comparators(120) compare the signal inputted from the selector(110) with a divisor and signals received from many transferrers(130). The transferrers(130) transfer the inputted divisor one bit by one bit in parallel. Among the signals received from the comparators(120), if the signal inputted from the selector(110) is small, a controller(140) transmits the small signal to the subtracter(150). The subtracter(150) subtracts the signal received by the controller(140) from the signal received by the selector(110).
Abstract translation: 目的：提供一种移动通信系统中用于速率匹配的可变长度分割设备，用于在设计异步终端调制解调器时，通过硬件资源共享来实现确定速率匹配参数所需的处理的划分部分，从而减小大小并将硬件实现为一个 单芯片 构成：选择器（110）从减法器（150）中选择一个较小的一个除数和一个信号。 许多比较器（120）将从选择器（110）输入的信号与除数和从许多传送器（130）接收的信号进行比较。 传送器（130）将输入的除数并行地一比特地传送一位。 在从比较器（120）接收的信号中，如果从选择器（110）输入的信号较小，则控制器（140）将该小信号发送到减法器（150）。 减法器（150）从由选择器（110）接收的信号中减去由控制器（140）接收的信号。
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公开(公告)号：KR1020030046706A
公开(公告)日：2003-06-18
申请号：KR1020010076934
申请日：2001-12-06
Applicant: 한국전자통신연구원
IPC: H04B1/711
CPC classification number: H04L1/0059 , H04L1/0046 , H04L1/0054 , H04L1/0061
Abstract: PURPOSE: A method for deciding a variable data rate in an asynchronous mobile communication system and an apparatus therefor are provided to be simply embodied and output results with reliability under poor environment. CONSTITUTION: An ACS(Add Compare Select) unit(100) calculates a branch metric from input data, performs the ACS operation of the calculated metric and a path metric, and generates metric association data. A trace back unit(200) traces back a certain length by the metric association data generated in the ACS unit(100), and outputs relation data. A CRC(Cyclic Redundancy Code) checking unit(300) checks the CRC of the relation data outputted from the trace back unit(200), and outputs the checked result. An SER(Symbol Error Rate) calculating unit(400) calculates an SER of the relation data outputted from the track back unit(200). A control unit(500) controls the ACS unit(100), the trace back unit(200), the CRC checking unit(300), and the SER calculating unit(400), and decides a rate of the input data. The control unit(500) compares a specific condition with a path selection value in a possible location of an end bit and the SER until a value of the possible location of the end bit is a specific maximum value, and updates a minimum value of the path selection value and the possible location of the end bit.
Abstract translation: 目的：提供一种用于在异步移动通信系统及其装置中确定可变数据速率的方法，以便在恶劣的环境下可靠地实现并输出结果。 构成：ACS（添加比较选择）单元（100）从输入数据计算分支度量，执行计算度量和路径度量的ACS运算，并生成度量关联数据。 回溯单元（200）通过在ACS单元（100）中生成的度量关联数据追溯到一定长度，并输出关系数据。 CRC（循环冗余码）检查单元（300）检查从追溯单元（200）输出的关系数据的CRC，并输出检查结果。 SER（符号错误率）计算单元（400）计算从回溯单元（200）输出的关系数据的SER。 控制单元（500）控制ACS单元（100），追溯单元（200），CRC校验单元（300）和SER计算单元（400），并且确定输入数据的速率。 控制单元（500）将特定条件与结束位和SER的可能位置中的路径选择值进行比较，直到结束位的可能位置的值为特定最大值，并且更新 路径选择值和结束位的可能位置。
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公开(公告)号：KR100358427B1
公开(公告)日：2002-10-25
申请号：KR1019990028020
申请日：1999-07-12
Applicant: 한국전자통신연구원
CPC classification number: H04B1/7115 , H01Q3/2605 , H04B1/709 , H04B7/086
Abstract: 본발명은 CDMA 적응배열안테나이동통신시스템을위한효율적구조의복조기에관한것이다. 현존하는 CDMA 이동통신시스템은일반적으로시간영역에서의정보만을 RAKE 수신기에의하여결합하여사용하기때문에공간영역에존재하는정보를활용할수 없어유효범위 (coverage)와시스템용량 (system capacity), 그리고고속데이터의전송에문제점을안고있다. 이러한문제점들의가장강력한해결책으로배열안테나의사용이대두되고있으나구현상여러가지의어려움이따른다. 본발명에서는이러한구현상의난점을현존하는시스템의구성을최대한유지하는한에서실현가능하도록복조기를구성하였다. 본발명에서제안된복조기들은각기 (1) 복조기의구현복잡도를최소화하거나, (2) 빔형성에의한성능향상을최대로하거나, 또는 (3) 구현복잡도를가능한낮게유지하며성능향상은높게하려는세 가지의대표적인구조로구성되어있다.
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公开(公告)号：KR100281403B1
公开(公告)日：2001-02-01
申请号：KR1019980051097
申请日：1998-11-26
Applicant: 한국전자통신연구원
IPC: H04B7/26
Abstract: 본 발명은 소프트 핸드오프 성공률을 높이고, 안테나 이득을 증대시킬 수 있는 코드 분할 다중 접속 방식(CDMA) 이동 통신 시스템의 섹터 안테나 시스템 을 제공하는데 그 목적이 있다.
본 발명에 따르면, 다수의 섹터로 분할된 셀 구조를 가지는 코드 분할 다중 접속 방식(CDMA) 이동 통신 시스템의 섹터 안테나 시스템에 있어서, 3개 이상의 셀의 경계선이 서로 만나는 지점을 제외하고, 각각의 셀과 셀사이의 경계선에서 각각의 셀에 대한 입사각이 서로 일치하지 않고; 서로 인접하는 셀과 셀 내부의 섹터 경계선이 서로 만나지 않도록 설치된 것을 특징으로 하는 섹터 안테나 시스템이 제공된다.-
公开(公告)号：KR100243101B1
公开(公告)日：2000-02-01
申请号：KR1019970039859
申请日：1997-08-21
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 멀티미디어 서버에 관한 것으로, 특히 멀티미디어 서버에서 고속의 데이터 전송을 위한 윈도우 메모리의 구조에 관한 것이다.
종래의 멀티미디어 서버에서 통신 처리 장치와 입출력 처리 장치간의 통신 속도의 차이를 해소하기 위하여 통신 처리 장치와 입출력 처리 장치간에 직접 연결 버스를 연결한 구조를 사용하고 있다. 그러나 이러한 구조는 대규모의 데이터와 사용자를 지원해야 하는 환경에서 병렬 처리나 다수의 사용자를 지원할 수 없으며 중앙 처리 장치가 주기억 장치, 통신 처리 장치 및 입출력 처리 장치간의 데이터 이동에 관여하여 대규모의 멀티미디어 데이터를 처리하기 어렵다.
상술한 문제점을 해결하기 위한 본 발명은 다수의 윈도우 방식의 공유 메모리를 중앙 처리 장치와 입출력 처리 장치, 통신 처리 장치간에 상호 공유하도록 하고, 하나의 처리 장치가 하나의 공유 메모리를 사용하는 경우 윈도우 메모리 제어기에서 다른 처리 장치가 메모리 사용상의 비지 응답을 받지 않게하여 세 개의 다른 처리기에서 공유 메모리를 사용할 수 있도록 한다.-
Patent Agency Ranking
公开(公告)号：KR1019990054864A
公开(公告)日：1999-07-15
申请号：KR1019970074741
申请日：1997-12-26
Applicant: 한국전자통신연구원 , 에스케이텔레콤 주식회사
Abstract: 본 발명은 배열 안테나를 갖는 대역 확산 코드분할 다중접속(Code Division Multiple Access : CDMA) 시스템을 위한 이차원 복조기의 구조에 관한 것이다.
배열 안테나를 사용하지 않는 대역 확산 CDMA 시스템에서는 시간 영역에서의 정보만을 레이크 수신기에 의하여 결합하여 사용하는 반면, 배열 안테나를 사용하는 경우에는 시간 영역 뿐만 아니라 공간 영역에서의 정보도 동시에 활용이 가능하다. 이제까지 이동통신 시스템에서의 배열 안테나는 주로 시분할 다중접속(Time Dibision Multiple Access; TDMA) 시스템에 적용되어 왔으며, 이에 따라 복조기 또한 TDMA 시스템에 적합한 구조만이 제안되어 왔다. 근래에는 대역확산 CDMA시스템에도 배열 안테나 구조를 적용하게 되었는데, 이 경우 기지국 복조기에 MUSIC 이나 그 이상으로 복잡한 방향 탐지 알고리즘이 필요하므로 그 실현 가능성에 의문이 제기되고 있다. 이러한 현상은 고속의 데이터 처리를 요구하는 미래의 이동통신 시스템에서는 더욱 심각한 문제를 야기시킬 수 있다.
따라서, 본 발명에서는 CDMA 시스템에서 필수적으로 계산되어야만 하는 정보만을 이용하여 시간과 공간 영역에서 필요한 모든 정보를 추출하여 결합하므로써 기지국의 유효 범위와 시스템의 용량을 증가시킬 수 있는 배열 안테나를 갖는 대역 기지국의 유효 범위와 시스템의 용량을 증가시킬 수 있는 배열 안테나를 갖는 대역 확산 코드분할 다중접속 시스템을 위한 이차원 복조기의 구조가 제시된다.-
公开(公告)号：KR100194949B1
公开(公告)日：1999-06-15
申请号：KR1019960070172
申请日：1996-12-23
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: 본 발명은 상당히 많은 수의 PCI 버스 사용 마스터 디바이스를 지원함과 동시에 버스를 사용하고자 하는 마스터 디바이스의 우선 순위, 공정성을 동시에 보장하고, 한 번의 PCI 클럭에 동기되어 동작하도록 함으로써, 버스의 비효율적 사용을 방지하고, PCI 버스 클럭에 동기 되어 동작하게 함으로써, 비동기의 문제를 해결하고, 공정성을 간단한 회로로서 부여함으로써 PCI 버스 상에서 낮은 우선 순위를 갖는 마스터 디바이스의 버스 사용 기회 균등을 동시에 구현할 수 있는 PCI 버스 중재 회로에 관한 것이다.
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公开(公告)号：KR100176087B1
公开(公告)日：1999-05-15
申请号：KR1019950042599
申请日：1995-11-21
Applicant: 한국전자통신연구원
IPC: G06F13/10
Abstract: 본 발명은 시스템 제어기의 프로세서 데이타 처리회로에 관한 것으로서, 64데이타 비트를 갖는 펜티움 프로세서와 8비트, 16비트, 32비트, 64비트의 입출력 포트들과의 인터페이스 회로에 관한 것이다.
본 발명은 프로세서의 제어에 따라 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이터 버퍼(41)와, 입출력 포트 인에이블 로직의 인에이블 신호가 가해질 때 스왑 로직부(45)에서 전송된 쓰기 데이타를 임시 저장한 후, 외부로부터 클록신호가 발생하고 프로세서에서 쓰기 신호가 발생되면 상기 데이타 버퍼(41)에 그 쓰기 데이타를 전송하는 쓰기 임시 버퍼(43)와, 상기 클록신호가 발생하고 프로세서에서 읽기 신호와 데이타 엑세스 신호가 발생되면 상기 데이타 버퍼(41)에 저장된 읽기 데이타를 임시 저장한 후, 상기 인에이블신호가 가해질 때 스왑 로직부(45)에 그 읽기 데이타를 전송하는 읽기 임시 버퍼(44)와, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(45)를 제� �하는 스왑 제어부(42)와, 상기 스왑 제어부(42)에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타를 그에 상응한 포트로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부(45)로 구성된다.-
公开(公告)号：KR100170492B1
公开(公告)日：1999-03-30
申请号：KR1019950047873
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: G06F3/06
Abstract: 본 발명은 디스크 어레이(Disk Array) 시스템인 HIPSS(High Performance Storage System)의 제어기 구조에 관한 것으로서, 그 특징으로 프로세서와 지역 메모리와 실시간 클럭 발생기와 직렬 입출력 수단을 프로세서 버스로 접속하여 구비하고 있는 HIPSS의 제어기에 있어서, 프로세서 버스에 접속되어 플로피 디스크 드라이버를 제어하는 플로피 디스크 제어수단과, 프로세서 버스와 접속되어 있고 제1 PCI 버스와 접속되어 데이타 전송을 정합시키는 제1 PCI 브리지 수단과, 프로세서 버스와 접속되어 있고 제2 PCI 버스와 접속되어 데이타 전송을 정합시키는 제2 PCI 브리지 수단과, 제1 PCI 버스와 접속되어 데이타를 임시로 저장하는 제1디스크 캐쉬 기억수단과, 제2 PCI 버스와 접속되어 데이타를 임시로 저장하는 제2디스크 캐쉬 기억수단과, 제1디스크 캐쉬 기억수단과 접속 되어 제1디스크 캐쉬 기억수단에 저장되는 데이타의 패리티를 갱신하고 제1디스크 캐쉬 기억수단과 함께 독립적인 패리티 연산과 디스크 액세스를 보장하는 제1패리티 갱신수단과, 제2디스크 캐쉬 기억수단과 접속되어 제2디스크 캐쉬 기억수단에 저장되는 데이타의 패리티를 갱신하고 제2디스크 캐쉬 기억수단과 함께 독립적인 패리티 연산과 디스크 액세스를 보장하는 제2패리티 갱신수단과, 제1 PCI 버스에 접속되어 빠른 SCSI 정합을 수행하는 소정 개수의 제1 SCSI 정합수단과, 제2 PCI 버스에 접속되어 빠른 SCSI 정합을 수행하는 소정 개수의 제2 SCSI 정합수단 및 제1 PCI 버스와 제2 PCI 버스와 접속되어 넓은 SCSI 정합을 수행하는 호스트 정합수단을 포함하여, 두개의 대칭적 PCI 버스를 가지는 데에 있으므로, 상술한 바와 같은 본 발명은 대용량의 저장기능, 데이타 가용성 향상, 고성능 입출력 성능을 얻을 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR1019980051296A
公开(公告)日：1998-09-15
申请号：KR1019960070172
申请日：1996-12-23
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: 본 발명은 상당히 많은 수의 PCI 버스 사용 마스터 디바이스를 지원함과 동시에 버스를 사용하고자 하는 마스터 디바이스의 우선 순위, 공정성을 동시에 보장하고, 한 번의 PCI 클럭에 동기되어 동작하도록 함으로써, 버스의 비효율적 사용을 방지하고, PCI 버스 클럭에 동기 되어 동작하게 함으로써, 비동기의 문제를 해결하고, 공정성을 간단한 회로로서 부여함으로써 PCI 버스 상에서 낮은 우선 순위를 갖는 마스터 디바이스의 버스 사용 기회 균등을 동시에 구현할 수 있는 PCI 버스 중재 회로에 관한 것이다.
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