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公开(公告)号：KR1019970031556A
公开(公告)日：1997-06-26
申请号：KR1019950039780
申请日：1995-11-04
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 여러개의 컴퓨터 시스템을 상호연결하여 클러스터로 운영하고자 할 때, 컴퓨터 시스템들을 계층적 크로스바 스위치를 사용하여 컴퓨터 시스템의 갯수를 유연하게 증가시킬 수 있는 시스템구조에 대한 것으로, 다수개의 프로세서 노드들을 소정갯수의 노드군으로 분류하는 제 1 과정과, 상기 과정에서 분류되어진 각 노드군들에 대하여 각각 하나의 노드군에 하나의 크로스바 스위치를 대응시키고 각 노드군에 속하는 프로세서 노드들을 해당 크로스바 스위치에 연결하는 제 2 과정과, 상기 과정에서 노드군에 연결되어진 크로스바 스위치들을 소정 갯수의 스위치군으로 분류하는 제 3 과정과, 상기 과정에서 분류되어진 각 스위치군들에 대하여 각각 하나의 스위치군에 두개의 상위 크로스바 스위치를 대응시키고 각 스위치군에 속하는 크로 바 스위치들과 연결하는 제 4 과정과, 상기 과정에서 각 스위치군에 연결되어진 상위 크로스바 스위치들을 연결하는 제 5 과정을 포함하는 것을 특징으로 하는 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법을 제공하여 시스템의 확장 또는 응용분야 및 사용용도의 시스템 자원 필요 요구에 따라 자유롭게 구성이 가능하게 한다.
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公开(公告)号：KR1019970029118A
公开(公告)日：1997-06-26
申请号：KR1019950039676
申请日：1995-11-03
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 멀티프로세서 시스템에서 잠금 보장 및 캐쉬 일치성 보장장치에 관한 것으로서, 그 특징은 멀티프로세서 시스템에서의 잠금 보장 및 캐쉬 일치성 보장장치에 있어서, 버스 클럭에 따라 자신이 현재 버스 상에 수행 중인 잠금 어드레스를 버스로부터 저장하였다가 출력하는 제1 내지 제2래치수단과, 상기 제1래치수단의 출력값과 현재 버스 상에 수행중인 상기 잠금 어드레스 값을 입력받아 이들을 비교하여 같은지 아닌지를 나타내는 제1래치 정합신호를 출력하는 제1래치 비교수단과, 상기 제2래치수단의 출력값과 현재 버스 상에 수행중인 상기 잠금 어드레스 값을 입력받아 이들을 비교하여 같은지 아닌지를 나타내는 제2래치 정합신호를 출력하는 제2래치 비교수단과, 버스 상에 진행중인 사이클을 요청한 프로세서 모듈의 식별자인 소스 식 별자와 자신의 고유 식별자인 자기 식별자를 비교하여 같은지 다른지를 나타내는 식별자 정합신호를 출력하는 식별자 비교 수단과, 버스 상에 진행 중인 사이클의 타입이 잠금 관련 타입인지 아닌지의 여부를 검사하여 캐쉬 관련 사이클임을 나타내는 전송형태 캐쉬신호와 잠금 읽기 관련 시이클임을 나타내는 인터로크 읽기 신호와 잠금 쓰기 관련 사이클임을 나타내는 인터로크 쓰기 신호를 출력하는 전송형태 비교수단과, 상기 식별자 정합신호와 상기 인터로크 읽기 신호와 상기 인터로크 쓰기 신호와 메모리 모듈의 상태를 나타내는 메모리 응답신호와 프로세서 모듈의 상태를 나타내어 스누핑의 성공여부를 나타내는 프로세서 스누프 비응답신호와 버스 상에서 진행 중인 자신의 사이클이 성공적으로 끝났음을 나타내는 버스 허가신호와 버스 상 에서 진행이 성공적으로 끝나지 못하고 사이클이 취소됨을 나타내는 중단신호와 상기 버스클럭을 입력받아 제1요청신호와 제2요청신호를 출력하는 제어 수단과, 상기 제1요청신호와 상기 버스 클럭을 입력받아 현재 잠금 관련 사이클이 진행중임을 나타내는 제1잠금 진행신호를 출력하는 제1잠금 통보수단과, 상기 제2요청신호와 상기 버스 클럭을 입력받아 현재 잠금 관련 사이클이 진행중임을 나타내는 제2잠금 진행신호를 출력하는 제2잠금 통보수단 및 상기 제1잠금 진행신호와 상기 제2잠금 진행신호와 상기 제1래치 정합신호와 상기 제2래치 정합신호와 상기 전송형태 캐쉬신호를 입력받아 스누핑 허용을 금지하는 프로세서 스누피 비응답신호를 출력하는 프로세서 스누프 비응답신호 발생수단을 포함하는 데에 있으므로, 그 효과는 상태 천이도를 이용하여 논리회로를 구성하여 논리회로가 매우 단순하다는 데에 있다.
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公开(公告)号：KR1019970007275B1
公开(公告)日：1997-05-07
申请号：KR1019940024347
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: An apparatus capable of maximally overlapping approach with respect to a connect network response apparatus an operation of a connect network is disclosed. In the apparatus, response devices(6a...6m) each includes an input interface means(8), an error judgement means(9), a controller(10), and an output interface means(11). The input interface means(8) continues to monitor the operation of a connecting network(5) and receives a request from the processors(4a...4m) therethrough. The error judgement means(9) tests request information from the input interface means(8) and judges whether an error occurs in an information transmission through connecting network(5). The controller(10) controls inner functions of response devices(6a...6m) in response to the request from input interface means(8). Output interface means(11) transmits data to processors(4a...4m) according to the result of the controller(10).
Abstract translation: 公开了一种能够相对于连接网络响应装置进行最大重叠的方法的连接网络的操作的装置。 在该装置中，响应装置（6a ... 6m）各自包括输入接口装置（8），错误判断装置（9），控制器（10）和输出接口装置（11）。 输入接口装置（8）继续监视连接网络（5）的操作，并从其中接收来自处理器（4a ... 4m）的请求。 误差判断装置（9）从输入接口装置（8）测试请求信息，并判断通过连接网络（5）发送的信息是否发生错误。 响应于来自输入接口装置（8）的请求，控制器（10）控制响应装置（6a ... 6m）的内部功能。 输出接口装置（11）根据控制器（10）的结果将数据发送到处理器（4a ... 4m）。
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Patent Agency Ranking116.发明授权
公开(公告)号：KR1019970002400B1
公开(公告)日：1997-03-05
申请号：KR1019940012744
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: The control scheme of interrupt go and done in a multiprocessor interrupt requester has the steps of judging if an input clock applied to a multiprocessor interrupt requester(3) is in a rising edge state (step 27), and if the input clock is not in the rising edge state, repeating until the input clock is in the rising edge state; if it is judged in step(27) that the input clock is in the rising edge state, judging if there is a write request in the least significant bit of a control and state register csr 7 to control the go and done of the transfer request for the transfer request of the interrupt between processors(step 28); if there is a write request, recording the least significant bit (DATA(0)) of the data bus between a processor interface circuit(2) and the multiprocessor interrupt requester(3) on the interrupt go and done bit csr(0) (15) (step 29) and returning to the step(27); if there is no write request in step(28), judging if it is in a check state and if the csr 11 representing the transfer error is 0 or the csr 13 representing the finite retry enable is 1 and the csr 9 representing the current retry count is 0(step 30), and returning to the step(27) if these conditions are not satisfied; and if these conditions are satisfied, recording the interrupt go and done bit csr 15 as 0 representing the transfer done(step 31) and returning to the step(27).
Abstract translation: 在多处理器中断请求器中进行的中断控制方案具有以下步骤：判断施加到多处理器中断请求者（3）的输入时钟是否处于上升沿状态（步骤27），如果输入时钟不在 上升沿状态，重复直到输入时钟处于上升沿状态; 如果在步骤（27）中判断输入时钟处于上升沿状态，则判断在控制和状态寄存器csr 7的最低有效位中是否存在写入请求以控制转移请求的执行 用于处理器之间的中断的转移请求（步骤28）; 如果存在写请求，则在中断处理接口电路（2）和多处理器中断请求器（3）之间记录数据总线的最低有效位（DATA（0）），并执行位csr（0）（ 15）（步骤29）并返回到步骤（27）; 如果在步骤（28）中没有写请求，则判断它是否处于检查状态，并且表示传输错误的csr 11是0还是表示有限重试使能的csr 13是表示当前重试的csr 9 计数为0（步骤30），如果不满足这些条件，则返回到步骤（27） 并且如果满足这些条件，则记录中断去完成位csr 15作为表示完成的传送（步骤31）并返回到步骤（27）。
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公开(公告)号：KR1019960016399B1
公开(公告)日：1996-12-11
申请号：KR1019940024346
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: an input interface means(8) maintaining the condition which the requests of processors(1,4a-4n) are responded to; an internal controller(9) which controls the generation of error detection and correction code in case of an writing operation, and controls performing the error detection and the correction in case of an reading operation, and storing the corrected data and the code information in case of a correction; an error handler(10) which stores and maintains the error detection code in case of the writing operation, and performs the error detection and the correction in case of the reading operation; and an output interface means(11) performing the operation to transmit data to the processors(1,4a ... 4n).
Abstract translation: 输入接口装置（8），保持对处理器（1,4a-4n）的请求作出响应的条件; 控制在写入操作的情况下产生错误检测和校正代码的内部控制器（9），并且在读取操作的情况下控制执行错误检测和校正，并将校正的数据和代码信息存储在案例 的修正 在写入操作的情况下存储和维护错误检测码的错误处理器（10），并且在读取操作的情况下执行错误检测和校正; 以及执行向处理器（1,4a ... 4n）发送数据的操作的输出接口装置（11）。
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公开(公告)号：KR1019960012358B1
公开(公告)日：1996-09-18
申请号：KR1019940024345
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F13/42
Abstract: The bus controller comprises a bus control means comprising more thant two bus control modules which are connected between each processor and a bus(1). The bus control module comprises: a first means(10) performing control operation for the double data transfer; a second means(20) receiving the signal driven on the bus or driving the signal to the bus; a third means(30) generating the transfer type for the bus transfer of the bus(1); and a forth means(40) comparing a destination identification signal(DI) with a geographic address signal(GA) and transferring a myid signal to the first means(10).
Abstract translation: 总线控制器包括总线控制装置，其包括连接在每个处理器和总线（1）之间的更多的两个总线控制模块。 总线控制模块包括：执行双重数据传送的控制操作的第一装置（10） 接收在总线上驱动的信号或将信号驱动到总线的第二装置（20）; 产生用于总线（1）的总线传送的传送类型的第三装置（30）; 以及将目的地识别信号（DI）与地理地址信号（GA）进行比较并将myid信号传送到第一装置（10）的第四装置（40）。
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公开(公告)号：KR1019960012355B1
公开(公告)日：1996-09-18
申请号：KR1019940023878
申请日：1994-09-22
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: a cache - to - cache controller(10) controlling the cache - to - cache transfer by generating control signals; a transfer type controller(30) making/inspecting the data transfer type; a bus receiver/driver(50) storing and receiving the signal driven in a pended protocol bus(P-bus); an address/data buffer and parity checker(20) storing the address and data driven in a processor and in a cache memory and checking the parity of the address and the data; and an ID comparator(40) comparing DI with SI driven in the pended protocol bus.
Abstract translation: 高速缓存到高速缓存控制器（10），通过产生控制信号来控制高速缓存到高速缓存传输; 传送类型控制器（30）进行/检查数据传送类型; 一个总线接收器/驱动器（50），用于存储和接收在一个已发行的协议总线（P-bus）中驱动的信号; 存储在处理器中驱动的地址和数据的地址/数据缓冲器和奇偶校验器（20），并且在高速缓冲存储器中检查地址和数据的奇偶性; 以及将比较DI与在已发送的协议总线中驱动的SI进行比较的ID比较器（40）。
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