公开(公告)号：KR1020150072734A

公开(公告)日：2015-06-30

申请号：KR1020130160231

申请日：2013-12-20

Applicant: 삼성전자주식회사

Inventor： 조연곤 ,  류수정

IPC: G06F9/38 ,  G06F9/30

CPC classification number: G06F9/4881 ,  G06F9/3851 ,  G06F9/3891 ,  G06F9/466

Abstract: 멀티쓰레딩을지원하기위한연산유닛, 이를포함하는프로세서및 프로세서의동작방법이개시된다. 일양상에따른, 멀티쓰레딩을지원하기위한연산유닛은, 오피코드및 오퍼랜드를쓰레드별로입력받기위한복수의입력포트와, 오퍼랜드에대한소정의연산을수행하는복수의연산자와, 각오피코드를기반으로복수의연산자중에서각 오퍼랜드에대한연산을수행할연산자를선택하는연산자선택부와, 연산수행결과를쓰레드별로출력하기위한복수의출력포트를포함할수 있다.

Abstract translation: 公开了一种用于支持多线程的操作单元，包括该多线程的处理器以及用于操作处理器的方法。 根据一个方面的用于支持多线程的操作单元包括：用于通过线程输入操作码和操作数的多个输入端口; 用于对操作数执行特定操作的多个操作符; 操作员选择单元，用于从基于每个操作码的多个操作符中选择用于操作每个操作数的操作符; 以及用于输出由线程执行的操作的多个输出端口。

公开(公告)号：KR1020150056373A

公开(公告)日：2015-05-26

申请号：KR1020130139322

申请日：2013-11-15

Applicant: 삼성전자주식회사

Inventor： 이상헌 ,  류수정 ,  조연곤

IPC: G06F9/46 ,  G06F9/38

CPC classification number: G06F9/5027 ,  Y02D10/22

Abstract: 순차적수행방식의멀티스레드프로세싱장치및 방법이제공된다. 작업분배기로부터할당된복수개의스레드그룹들중 하나의스레드그룹을스케줄링하고, 스레드그룹의초기화여부판단에기초하여, 스케줄링된스레드그룹의스레드그룹디스크립터를생성하고스레드그룹을초기화하고, 스케줄링된스레드그룹내의각각의스레드들에대하여순차적으로스레드디스크립터의초기화및 스레드처리를수행한다.

Abstract translation: 本发明提供一种采用顺序执行的多线程处理装置及其方法。 该方法包括以下步骤：调度由任务分配器分配的多个线程组中的一个; 根据关于线程组初始化的决定，为调度的线程组生成线程组描述符，并初始化线程组; 并且对所调度的线程组中的每个线程依次初始化线程描述符并执行线程处理操作。

公开(公告)号：KR1020150052585A

公开(公告)日：2015-05-14

申请号：KR1020130134199

申请日：2013-11-06

Applicant: 삼성전자주식회사

Inventor： 우상옥 ,  박정애 ,  정민규 ,  손민영 ,  정석윤 ,  김정욱 ,  류수정

IPC: G06F9/38 ,  G06F9/44

CPC classification number: G06T15/005 ,  G06F9/46 ,  G06T15/04 ,  G06T15/80

Abstract: 일실시예에따른커맨드관리방법은 FBO를변경하는커맨드를수신하는단계; 상기 FBO를변경하는커맨드가지정하는 FBO(Frame Buffer Object)와 GPU가처리중인 FBO가동일한지비교하는단계; 및상기비교결과에따라, 상기 FBO를변경하는커맨드또는플러쉬커맨드(Flush command)를관리하는단계를포함한다.

Abstract translation: 提供了一种用于有效地处理从应用程序接收的命令的方法和装置。 根据本发明的实施例，命令管理方法包括以下步骤：接收改变帧缓冲对象（FBO）的命令; 比较FBO指定的FBO是否与GPU正在处理的FBO相同; 并根据比较结果，管理更改FBO或flush命令的命令。

公开(公告)号：KR101360221B1

公开(公告)日：2014-02-10

申请号：KR1020070093045

申请日：2007-09-13

Applicant: 삼성전자주식회사

Inventor： 박일현 ,  유동훈 ,  서동관 ,  류수정 ,  김정욱

IPC: G06F9/32 ,  G06F9/26 ,  G06F9/28

CPC classification number: G06F9/3808 ,  G06F9/322 ,  G06F12/0862 ,  G06F12/0875 ,  G06F2212/6028

Abstract: 인스트럭션 캐시 관리 방법 및 프로세서가 제공된다. 본 발명의 프로세서는 비활동 모드 및 활동 모드를 가지는 프로세서 코어, 및 상기 비활동 모드 동안, 상기 활동 모드 동안 상기 프로세서 코어가 수행할 제1 인스트럭션을 미리 추적하여 캐시 미스를 검출하는 인스트럭션 캐시를 포함하는 것을 특징으로 하며, 이를 통해 캐시 미스를 미리 검출하여 실제 인스트럭션 수행시의 캐시 미스 발생 빈도를 감소시킬 수 있다.
캐시 미스, 인스트럭션 캐시, 재구성 프로세서

公开(公告)号：KR1020130037101A

公开(公告)日：2013-04-15

申请号：KR1020110101459

申请日：2011-10-05

Applicant: 삼성전자주식회사 ,  한국과학기술원

Inventor： 서웅 ,  김한준 ,  김동준 ,  류수정

IPC: G06F15/80

CPC classification number: G06F15/80 ,  G06F9/44505 ,  G06F15/17312 ,  H04L45/06 ,  H04L45/60

Abstract: PURPOSE: A static router-based CGRA(Coarse-Grained Reconfigurable Array) is provided to enhance the whole performance, and to reduce overheads caused by data delivery using a static router for data delivery between processing elements composing the CGRA. CONSTITUTION: A router(102) is connected to PEs(Processing Elements)(101) and a connection link is connected between routers. The PEs include a function unit(210) performing arithmetic or logic operations and a register file(220) storing data related to the arithmetic or logic operations. The router receives the data from a connected PE or an adjacent router and transmits the data to the connected PE or the adjacent router by designated compile information. The router includes a receiving unit receiving the data, a determining unit determining an output direction of the data according to the compile information, and an output unit.

Abstract translation: 目的：提供基于静态路由器的CGRA（粗粒度可重配置阵列），以提高整体性能，并减少使用静态路由器在由构成CGRA的处理元素之间进行数据传输的数据传输引起的开销。 规定：路由器（102）连接到PE（处理元件）（101），连接链路连接在路由器之间。 PE包括执行算术或逻辑运算的功能单元（210）和存储与算术或逻辑运算有关的数据的寄存器文件（220）。 路由器从连接的PE或相邻路由器接收数据，并通过指定的编译信息将数据发送到连接的PE或相邻的路由器。 路由器包括接收数据的接收单元，确定单元根据编译信息确定数据的输出方向，以及输出单元。

公开(公告)号：KR1020120063900A

公开(公告)日：2012-06-18

申请号：KR1020100125074

申请日：2010-12-08

Applicant: 삼성전자주식회사

Inventor： 서웅 ,  류수정 ,  정무경 ,  김호영 ,  조영철

IPC: G06F15/167 ,  G06F15/80 ,  G06F13/16 ,  G06F11/22

CPC classification number: G06F15/167 ,  G06F11/2242 ,  G06F13/1652 ,  G06F15/80

Abstract: PURPOSE: A delay management system for a multi-processor system and a method thereof are provided to efficiently delay the operation of each processor. CONSTITUTION: A delay signal detection unit(110) detects the delay signal of each processor or a share memory of a multiprocessor system sharing a memory. A delay management unit(120) manages the operation delay of each processor of the multiprocessor system according to the delay signal detection by the delay signal detection unit.

Abstract translation: 目的：提供用于多处理器系统的延迟管理系统及其方法，以有效地延迟每个处理器的操作。 构成：延迟信号检测单元（110）检测共享存储器的多处理器系统的每个处理器或共享存储器的延迟信号。 延迟管理单元（120）根据延迟信号检测单元的延迟信号检测来管理多处理器系统的每个处理器的操作延迟。

公开(公告)号：KR1020120052751A

公开(公告)日：2012-05-24

申请号：KR1020100114045

申请日：2010-11-16

Applicant: 삼성전자주식회사

Inventor： 김호영 ,  류수정 ,  정무경 ,  서웅 ,  조영철

IPC: G06F9/38 ,  G06F9/30 ,  G06F9/44

CPC classification number: G06F9/30036 ,  G06F9/3017 ,  G06F9/30192 ,  G06F9/3887 ,  G06F8/37

Abstract: PURPOSE: An instruction operand change device and a method thereof are provided to simplify the structure of a selection part by reducing the number of operands inputted through the selection part. CONSTITUTION: A first selection part(141) receives first instruction operands. A second selection part(142) receives second instruction operands. A change part(170) selects the first and second instruction operands and changes an input path and a kind of the selected instruction operand. A detection part(160) detects the kind of the first and second instruction operands. The change part changes one or more operands among the first and second instruction operands in order to make the same kind of the first and second instruction operands.

Abstract translation: 目的：提供指令操作数变更装置及其方法，通过减少通过选择部输入的操作数的数量来简化选择部的结构。 构成：第一选择部分（141）接收第一指令操作数。 第二选择部分（142）接收第二指令操作数。 改变部分（170）选择第一和第二指令操作数，并改变输入路径和所选指令操作数的种类。 检测部分（160）检测第一和第二指令操作数的种类。 改变部分改变第一和第二指令操作数中的一个或多个操作数，以便形成相同种类的第一和第二指令操作数。

公开(公告)号：KR1020120050313A

公开(公告)日：2012-05-18

申请号：KR1020100111743

申请日：2010-11-10

Applicant: 삼성전자주식회사

Inventor： 류수정 ,  박성배 ,  서웅 ,  조영철 ,  김정욱 ,  정무경 ,  김호영

IPC: G06F9/30 ,  G06T1/60 ,  G06F12/02

CPC classification number: G06T1/60 ,  G06F9/30134 ,  G06F9/30101 ,  G06F12/02

Abstract: PURPOSE: A computing device through an X-Y memory and a method thereof are provided to rapidly process image data without overhead by performing pop or push operation of data. CONSTITUTION: A memory unit(101) defines an address space based on a multidimensional space having two shafts. A memory access unit(102) includes a first pointer register in which a first pointer is stored and a second pointer register in which a second pointer is stored. The memory unit is a stack memory for storing data according to a LIFO(Last-In First-Out) mode. The memory access unit fixes the first pointer and reduces the second pointer.

Abstract translation: 目的：提供通过X-Y存储器的计算设备及其方法，通过执行数据的弹出或推送操作来快速处理图像数据而无需开销。 构成：存储单元（101）基于具有两个轴的多维空间来定义地址空间。 存储器访问单元（102）包括其中存储有第一指针的第一指针寄存器和存储第二指针的第二指针寄存器。 存储器单元是用于根据LIFO（先进先出）模式存储数据的堆栈存储器。 存储器访问单元固定第一指针并减少第二指针。

公开(公告)号：KR1020110114240A

公开(公告)日：2011-10-19

申请号：KR1020100033774

申请日：2010-04-13

Applicant: 삼성전자주식회사

Inventor： 조연곤 ,  한연조 ,  류수정 ,  김재영 ,  서웅 ,  심희준 ,  이진석

IPC: G06F15/163 ,  G06F13/14 ,  G06F9/28 ,  G06F13/38

CPC classification number: G06F15/17343 ,  G06F12/0806

Abstract: 멀티 코어 시스템에서 코어 간의 연결을 재구성가능하도록 하는 데이터 전송 장치 및 방법이 제공된다. 멀티 코어들 사이의 데이터를 전송하는 장치는, 멀티 코어로부터 수신된 프로그램 카운터를 이용하여 멀티 코어들 사이의 로컬 네트워크 연결을 나타내는 구성 정보를 생성하는 구성 정보 생성부와, 구성 정보에 따라서 멀티 코어들 사이의 데이터 전송 경로를 변경하는 적어도 하나의 스위칭부를 포함한다.

公开(公告)号：KR1020110108166A

公开(公告)日：2011-10-05

申请号：KR1020100027515

申请日：2010-03-26

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 장춘기 ,  이재진 ,  류수정 ,  이강웅 ,  조영철

IPC: G06F9/44 ,  G06F9/30 ,  G06F9/06

CPC classification number: G06F12/0223 ,  G06F8/30 ,  G06F8/61 ,  G06F8/71 ,  G06F9/50 ,  G06F17/2247

Abstract: 메모리 복사 횟수를 최소화하는 코드 오버레이 생성 장치 및 방법이 제공된다. 본 발명의 일 양상에 따라, 프로그램 내의 함수들을 그래프의 노드에 대응시키고, 함수 간의 충돌 미스(conflict miss)가 발생할 수 있는 횟수 중 최대치로 정의되는 충돌 미스 값을 상기 그래프의 에지에 대응시켜서 정적 시간 관계 그래프를 생성한다. 그리고 정적 시간 관계 그래프에서 적어도 하나의 함수를 선택하고, 선택된 함수가 할당되었을 때의 메모리의 영역 별 할당 코스트를 계산하고, 선택된 함수를 가장 작은 할당 코스트를 갖는 영역에 할당한다.