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公开(公告)号：KR102252100B1
公开(公告)日：2021-05-18
申请号：KR1020190070819
申请日：2019-06-14
Applicant: 한국전자통신연구원
Abstract: 본발명의하나의실시예에따른위치및 신원관리시스템은, 복수의타일형전극들을포함하며, 복수의타일형전극들각각은위치정보를포함하는고정형통신모듈, 제1 바디채널을통해복수의타일형전극들중 제1 타일형전극으로부터제1 타일형전극에포함된제1 위치정보를수신하고, 제1 신원정보를포함하는이동형통신모듈, 및통신망을통해이동형통신모듈로부터제1 위치정보및 제1 신원정보를수신하고, 수신된제1 위치정보및 수신된제1 신원정보를기반으로제1 사용자의제1 패턴정보를도출하는서버를포함한다.
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公开(公告)号：KR1020170016717A
公开(公告)日：2017-02-14
申请号：KR1020150110170
申请日：2015-08-04
Applicant: 한국전자통신연구원
Inventor： 이재진
IPC: G06T15/06
Abstract: 다중조도센서기반의광원정보를이용한실감형 3차원렌더링방법및 이를이용한장치가개시된다. 본발명에따른다중조도센서기반의광원정보를이용한실감형 3차원렌더링장치는서로다른곳에위치하는복수개의조도센서들로부터복수개의광원정보들을획득하는광원정보획득부; 상기복수개의광원정보들각각에상응하는복수개의위치정보들과복수개의밝기정보들을저장하는광원정보저장부; 및상기복수개의위치정보들및 상기복수개의밝기정보들중 적어도하나를기반으로 3차원모델링된이미지를 3차원출력하기위해 3차원렌더링을수행하는 3차원렌더링부를포함한다.
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Patent Agency Ranking
公开(公告)号：KR101499919B1
公开(公告)日：2015-03-10
申请号：KR1020100117120
申请日：2010-11-23
Applicant: 한국전자통신연구원
IPC: H04N19/137 , H04N19/13
CPC classification number: H04N19/436 , H04N19/176 , H04N19/184 , H04N19/44 , H04N19/61 , H04N19/91
Abstract: 본 발명은 병렬 복호화 시스템에서 메모리와 기능 모듈 사이의 데이터 전송량을 현저히 줄일 수 있도록 한 비트 플레인 기반의 예측 오차 데이터 복호화 장치 및 방법에 관한 것으로, 비트 스트림으로부터 매크로 블럭 단위의 예측 오차 데이터를 생성하고, 상기 예측 오차 데이터를 그룹으로 분할하며, 상기 그룹에 대한 비트 플레인을 생성하는 가변길이 복호화 모듈; 및 상기 가변길이 복호화 모듈로부터 생성된 상기 비트 플레인을 저장하고, 상기 비트 플레인의 값에 따라 상기 그룹 내의 상기 예측 오차 데이터를 저장하는 가변길이 복호화 메모리를 포함하는 것을 특징으로 한다.
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公开(公告)号：KR1020130090705A
公开(公告)日：2013-08-14
申请号：KR1020120012035
申请日：2012-02-06
Applicant: 한국전자통신연구원
Inventor： 이재진
CPC classification number: G06F12/0811 , G06F15/17362
Abstract: PURPOSE: A multi core processor having a hierarchical communication structure is provided to hierarchically divide/use a memory which can be shared between cores, thereby improving the performance of an application. CONSTITUTION: Clusters (110-160) are configured by clustering cores. Lowest level memories (21-26) are shared between memories included in the cluster. Middle level memories (31,32) are shared between the clusters. A highest level memory (40) is shared among all clusters. The middle level memory includes a medium low level memory which the cluster shares with other neighboring cluster, and includes a medium high level memory shared in a super cluster in which the cluster is clustered. The lowest level memory is used for the implementation of paralleling technique by the functional division of an application. [Reference numerals] (110) Cluster 1; (120) Cluster 2; (130) Cluster 3; (140) Cluster 4; (150) Cluster 5; (160) Cluster 6
Abstract translation: 目的：提供具有分级通信结构的多核处理器，以分级/分配可在内核之间共享的存储器，从而提高应用的性能。 规定：集群（110-160）由集群核心组态。 最低级别的存储器（21-26）在集群中包含的存储器之间共享。 集群之间共享中级存储器（31,32）。 所有集群之间共享最高级别的内存（40）。 中级存储器包括集群与其他相邻集群共享的中等低级存储器，并且包括在集群聚集的超级集群中共享的中等高级存储器。 最低级别的内存用于通过应用程序的功能划分实现并行技术。 （附图标记）（110）簇1; （120）群集2; （130）集群3; （140）群集4; （150）第5组; （160）群集6
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公开(公告)号：KR100935856B1
公开(公告)日：2010-01-07
申请号：KR1020070122460
申请日：2007-11-29
Applicant: 한국전자통신연구원
IPC: H04N19/13 , H04N19/156
Abstract: 본 발명은 H.264 CAVLC 디코딩에서 CAVLC 테이블을 탐색하기 위한 방법에 관한 것으로, 특히 CAVLC 테이블에 포함된 비트열의 길이 및 코드 값을 인덱스로 사용하여 생성된 배열(Array)을 이용하는 CAVLC 테이블 탐색 방법에 관한 것이다. 본 발명에 따른 H.264 CAVLC 디코딩에서의 CAVLC 테이블 탐색 방법은 CAVLC 테이블에 포함된 비트열의 길이 및 코드 값을 인덱스로 하여 디코딩 계수 값을 저장하는 배열을 생성하는 단계; 입력 비트 스트림의 시작 비트의 '0' 비트부터의 연속적인 '0'비트의 갯수를 계산하는 단계; 상기 연속적인 '0'비트의 갯수에 기반하여 상기 입력 비트 스트림과 대응하는 대응 비트열의 길이를 결정하는 단계; 상기 대응 비트열의 길이에 대응하는 상기 입력 비트 스트림의 상위 비트의 코드 값을 계산하는 단계; 및 상기 대응 비트열의 길이 및 상기 입력 비트 스트림의 상위 비트의 코드 값을 인덱스로 하여 상기 배열에서 디코딩 계수 값을 추출하는 단계로 구성된다. 본 발명은 CAVLC 테이블 탐색 과정에서 발생하는 메모리 액세스를 감소시킴으로써, H.264 CAVLC 디코딩의 속도를 향상시키고 디코더의 파워 소모를 감소시킬 수 있다.
H. 264, CAVLC, 디코딩, 테이블 탐색-
公开(公告)号：KR1020090117516A
公开(公告)日：2009-11-12
申请号：KR1020080043605
申请日：2008-05-09
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3885 , G06F9/38 , G06F15/17375
Abstract: PURPOSE: A multi-processor system and a multi-processing method for the same are provided to remove a communication overhead with one processing/data switching, and add a switching command and data stored in PPDM(Process Propagate Data Memory) and PKDM(Process Keep Data Memory) to a single processor program. CONSTITUTION: The multi-processors consist of data core(110) and processing core(120). The switch connects the data core with the processing core, which is included in each processor, as the combination of data core-processing core couple. The data core includes a register(111), a data cache(112), and the PPDM(113). The PPDM stores the data for connecting the data core with the processing core in the each processor.
Abstract translation: 目的：提供了一种多处理器系统和多处理方法，用于通过一次处理/数据交换来消除通信开销，并添加存储在PPDM（进程传播数据存储器）和PKDM（进程）中的切换命令和数据 保持数据存储器）到单个处理器程序。 构成：多处理器由数据核心（110）和处理核心（120）组成。 交换机将数据核心与处理核心连接在一起，作为数据核心处理核心耦合的组合。 数据核心包括寄存器（111），数据高速缓存（112）和PPDM（113）。 PPDM在每个处理器中存储用于将数据核心与处理核心连接的数据。
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公开(公告)号：KR1020090055701A
公开(公告)日：2009-06-03
申请号：KR1020070122460
申请日：2007-11-29
Applicant: 한국전자통신연구원
IPC: H04N19/13 , H04N19/156
CPC classification number: H04N19/13 , H04N19/156 , H04N19/426
Abstract: A CAVLC table searching method at H.264 CAVLC decoding is provided to reduce a memory access generated in a CAVLC table searching process, thereby improving the speed of the H.264 CAVLC decoding and reducing the power consumption of a decoder. An array is generated(302). The array stores a decoding count value using the length and code value of a bit string included in a CAVLC(Context Adaptive Variable Length Coding) table as index. Based on the number of successive 0 bits, the length of a bit string corresponding to an input bit stream is determined(304). The code value of an upper bit of the input bit stream corresponding to the length of the correspondent bit string is calculated(305). The decoding count value is extracted from the array by using the length of the correspondent bit string and the code value of the upper bit of the input bit stream as index(306).
Abstract translation: 提供H.264 CAVLC解码的CAVLC表搜索方法以减少在CAVLC表搜索过程中生成的存储器访问，从而提高H.264 CAVLC解码的速度并降低解码器的功耗。 生成数组（302）。 该阵列使用CAVLC（Context Adaptive Variable Length Coding）表格中包含的比特串的长度和码值作为索引来存储解码计数值。 基于连续0比特的数量，确定与输入比特流对应的比特串的长度（304）。 计算与相应位串的长度相对应的输入比特流的高位的代码值（305）。 通过使用相应位串的长度和输入比特流的高位的代码值作为索引，从阵列中提取解码计数值（306）。
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