公开(公告)号：KR100268175B1

公开(公告)日：2000-10-16

申请号：KR1019980026393

申请日：1998-07-01

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  구진근 ,  남기수

IPC: H01L29/772

Abstract: 본 발명은 표류영역과 웰 영역의 접합이나 활성영역의 가장자리에서 일어나는 전압항복을 개선하기 위한 고압소자의 제조 방법으로서, 표류영역과 웰 영역의 표면 접합 주위를 "U" 자형으로 트렌치를 형성한 후 상기 트렌치 내부 및 상부에 게이트를 형성한다. 그 결과로 전압항복 현상이 "U" 자형으로 함몰된 트렌치 하부에서 발생된다. 이 전압항복 현상 발생영역은 종래의 구조와는 달리 불순물 농도가 낮은 지역으로서, 높은 불순물 농도 분포 지역인 반도체 표면이 아니고, 수평을 따라 인가되는 강한 전계도 수직 성분으로 분산됨으로서 "오프" 상태의 항복전압이 개선된다.
고압소자의 "온"시, 드레인에 전압항복 현상이 일어나는 것은 전자가 이 협소한 반도체 표면 지역으로 전자의 흐름이 몰림에 따라 유발되는 전자의 충격 이온화에 의한 것으로서, 드레인 하부를 트렌치 구조로 깊숙히 파서 이 내부에서 도핑하고, 여기에 금속을 채워서 외부 드레인 단자를 형성해 주면 전자의 흐름이 수직으로 분산되어 드레인 항복전압을 개선할 수 있는 고압소자의 제조 방법을 제시한다.

公开(公告)号：KR100258177B1

公开(公告)日：2000-06-01

申请号：KR1019970072051

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  김상기 ,  구진근 ,  남기수 ,  김종대

IPC: H01L27/04

Abstract: PURPOSE: A method for manufacturing a power device and a structure thereof are provided to improve the reliability of an integrated circuit by allowing the power device to be operated in a stable state. CONSTITUTION: A polycrystalline silicon layer(14) is formed on the first silicon substrate(11). The first silicon substrate(11) is made of active silicon. A diamond thin film layer(13) having a superior resistivity is formed on the polycrystalline silicon layer(14). The surface of the polycrystalline silicon layer(14) is polished by a chemical mechanical polishing process. An SOI(silicon on insulator) insulating layer(12) having a cylindrical hole is formed on the diamond thin film layer(13). The second silicon substrate(15) is formed on the SOI insulating layer(12). Various devices are formed on the second silicon substrate so as to form a power device.

Abstract translation: 目的：提供一种用于制造功率器件的方法及其结构，以通过允许电力设备在稳定状态下工作来提高集成电路的可靠性。 构成：在第一硅衬底（11）上形成多晶硅层（14）。 第一硅衬底（11）由有源硅制成。 在多晶硅层（14）上形成具有优异电阻率的金刚石薄膜层（13）。 通过化学机械抛光工艺抛光多晶硅层（14）的表面。 在金刚石薄膜层（13）上形成有具有圆柱形孔的SOI（绝缘体上硅）绝缘层（12）。 第二硅衬底（15）形成在SOI绝缘层（12）上。 在第二硅衬底上形成各种器件以形成功率器件。

公开(公告)号：KR1020000026816A

公开(公告)日：2000-05-15

申请号：KR1019980044520

申请日：1998-10-23

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  남기수 ,  김대용

IPC: H01L29/78

Abstract: PURPOSE: A method for manufacturing a power element having a trench type gate electrode is provided to prevent concentration of an electric field on edges of a trench gate electrode, by forming a thick oxide layer on the edges through making the edges gentle, to increase breakdown voltage of a power element, and to reduce leakage current of the power element. CONSTITUTION: A method for manufacturing a power element having a trench type gate electrode comprises the steps of: forming an insulator layer on a substrate; forming a sensitive film pattern on the insulator layer, and forming a first insulator layer pattern exposing the substrate by etching the insulator layer to make the sensitive film pattern into an etching mask; forming a first trench by etching the substrate; forming a second insulator layer pattern exposing the substrate in wider width than the first insulator layer pattern, by wet-etching side walls of the first insulator layer pattern; eliminating the sensitive film pattern; forming a main trench(27) by dry-etching the substrate of a lower part of the first trench, to make the second insulator layer pattern into an etching mask, and forming a parasitic trench in the substrate neighboring to an entrance of the main trench; removing the second insulator layer pattern; forming a thick gate oxide layer(29) on the parasitic trench, when forming the gate oxide layer on a surface of the main trench by performing a heat oxide process; burying a conductive layer composing a gate electrode in the trench; and forming a source and a drain(33,34) in the substrate neighboring to the trench.

Abstract translation: 目的：提供一种制造具有沟槽型栅电极的功率元件的方法，以通过使边缘平缓地在边缘上形成厚的氧化物层来缓和，从而防止沟槽栅电极边缘上的电场集中，从而增加击穿 功率元件的电压，并且减小功率元件的泄漏电流。 构成：用于制造具有沟槽型栅电极的功率元件的方法包括以下步骤：在衬底上形成绝缘体层; 在所述绝缘体层上形成敏感膜图案，并且通过蚀刻所述绝缘体层形成暴露所述衬底的第一绝缘体层图案，以使所述敏感膜图案成为蚀刻掩模; 通过蚀刻所述衬底形成第一沟槽; 通过湿蚀刻所述第一绝缘体层图案的侧壁形成第二绝缘体层图案，所述第二绝缘体层图案使所述基板暴露于宽于所述第一绝缘体层图案的宽度; 消除敏感的胶片图案; 通过干法蚀刻第一沟槽的下部的衬底来形成主沟槽（27），以使第二绝缘体层图案成为蚀刻掩模，并且在衬底的与主沟槽的入口相邻的方式形成寄生沟槽 ; 去除第二绝缘体层图案; 在所述主沟槽的表面上通过进行热氧化工艺形成所述栅极氧化层时，在所述寄生沟槽上形成厚栅极氧化物层（29） 在沟槽中埋设构成栅电极的导电层; 以及在与所述沟槽相邻的衬底中形成源极和漏极（33,34）。

公开(公告)号：KR1020000021964A

公开(公告)日：2000-04-25

申请号：KR1019980041256

申请日：1998-09-30

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  이대우 ,  구진근 ,  김대용

IPC: H01L29/772

Abstract: PURPOSE: A method of manufacturing a power device of a trench double diffused metal oxide(TDMOS) semiconductor is provided to increase the breakdown voltage and reduce the leakage current of the power device by forming a thick oxidation layer in the vicinity of the top and bottom of the trench gate. CONSTITUTION: A method of manufacturing a power device of a trench double diffused metal oxide(TDMOS) semiconductor comprises the steps of: forming a trench after etching an oxidation layer, a nitride layer and an oxidation layer on a substrate, and growing a second nitride layer; growing a first thick oxidation layer on the bottom of the trench by using reactive ion etching; growing a second thick oxidation layer after filling up the inside of the trench with a photoresist layer; eliminating the second thick oxidation layer after evaporating a polysilicon layer, and etching a first nitride layer; and forming a side wall space after eliminating the first nitride layer, and forming a metal electrode.

Abstract translation: 目的：提供一种制造沟槽双重扩散金属氧化物（TDMOS）半导体的功率器件的方法，以通过在顶部和底部附近形成厚的氧化层来增加击穿电压并降低功率器件的漏电流 的沟槽门。 构成：制造沟槽双重扩散金属氧化物（TDMOS）半导体的功率器件的方法包括以下步骤：在蚀刻氧化层，氮化物层和氧化层之后，在衬底上形成沟槽，并且生长第二氮化物 层; 通过使用反应离子蚀刻在沟槽的底部生长第一厚氧化层; 在用光致抗蚀剂层填充沟槽内部后生长第二厚氧化层; 在蒸发多晶硅层之后消除第二厚氧化层，并蚀刻第一氮化物层; 以及在消除第一氮化物层之后形成侧壁空间，并形成金属电极。

公开(公告)号：KR100238438B1

公开(公告)日：2000-01-15

申请号：KR1019960055693

申请日：1996-11-20

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  백규하 ,  권광호 ,  구진근 ,  남기수

IPC: H01L21/28

Abstract: 본 발명은 금속배선용 박막의 형성방법에 관한 것으로, 특히, 반도체 소자의 금속배선용 박막으로 사용되는 알루미늄(Al)과 알루미늄/구리(AlCu)박막의 건식식각시 부식을 방지할 수 있는 금속배선용 박막을 형성하는 방법에 관한 것이다. 본 발명에 따른 금속배선용 박막의 형성방법은, 반도체 제조공정중 금속배선공정에 있어서, 유기금속화학기상증착(Metal Organic Chemical Vapor Deposition : MOCVD)법에 의해 반도체 기판(1)상에 알루미늄 또는 알루미늄/구리의 단결정 금속박막을 증착하는 과정을 포함하는 것을 특징으로 하며, 본 발명에 따르면, 금속배선용 박막의 건식식각후, 금속배선(5a)의 단면 형상이 종래기술과 달리 미끈하며, 건식식각후에도 금속배선(5a)이 전혀 부식되지 않으므로, 금속박막의 일렉트로마이그레이션(electro-migration)현상을 억제하는 효과를 가져와, 배선의 전기적 신뢰성에 매우 좋은 효과가 있다.

公开(公告)号：KR100233264B1

公开(公告)日：1999-12-01

申请号：KR1019960069287

申请日：1996-12-20

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  박종문 ,  백규하 ,  구진근 ,  남기수

IPC: H01L27/02

Abstract: 아날로그 CMOS IC(집적회로: integrated circuits)에는 CMOS 소자와 수동소자(저항, 캐패시터 등)가 포함된다. 아날로그 CMOS IC를 제조하는 방법은 CMOS 소자를 제작한 후 수동소자를 제작하는 방법과 다결정실리콘을 이용하여 저항과 캐패시터의 하층 전극을 먼저 형성한 후에 캐패시터 절연막을 형성하고 게이트 절연막을 성장시킨 후 게이트 전극을 형성하여 CMOS 소자와 다결정실리콘 캐패시터를 제작하는 방법이 있다. 후자의 방법은 저항 소자를 먼저 제작하고 CMOS 소자를 제작함으로서 수동소자를 제작할 때 CMOS 소자에 미치는 영향을 줄일 수 있지만, 전체 공정이 복잡해질 뿐만아니라 CMOS 소자의 균일성과 재현성에 문제가 발생된다. 전자는 CMOS 소자를 제작하고 수동소자를 제작하기 때문에 CMOS 소자의 특성의 재현성과 균일성이 우수하게 할 수 있으나, 수동소자를 제작할 때 CMOS 소자에 영향을 미칠 수 있게 된다.
따라서 본 발명에서는 아날로그 CMOS IC 제조공에 있어서 CMOS 소자의 특성을 나쁘게 하지 않고 수동소자를 제작하는 방법에 관한 것이다. 이 방법은 CMOS 소자를 제작한 후에 산소나 기타 불순물이 투과되지 않는 질화막을 소자가 형성되는 전면에 증착후에 수동소자인 캐패시터가 형성되는 부분의 질화막을 제거하고 캐패시터 절연막을 형성한 다음에 저항과 다결정실리콘 캐패시터의 상층 전극인 다결정실리콘을 증착하여 수동소자를 제작하는 것이다. 이 방법은 캐패시터 절연막을 형성하기 위하여 다결정실리콘을 산화시키거나 저압화학증착법으로 절연막을 증착시킬 때 CMOS 소자 채널 가장자리에 산화막이 성장되거나 소자에 불순물이 도입되어 소자의 특성이 나빠지는 것을 억제할 수 있다.

公开(公告)号：KR100226429B1

公开(公告)日：1999-10-15

申请号：KR1019960054404

申请日：1996-11-15

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  구진근 ,  곽명신

IPC: H01L29/78

Abstract: 본 발명은 소자의 동작내압과 신뢰성 개선을 위해 실리콘 반도체를 이용한 100V급 이상의 고압소자를 제조하기 위한 채널영역과 표류영역이 절연막으로 격리된 고내압 소자 및 그 제조방법에 관한 것으로서, 종래기술에서는 고압소자에서 드레인에 인가된 고전압을 소자 내부 및 외부의 낮은 배경전압에 대하여 전압항복(breakdown)없이 지탱시키기 위해 단순히 역바이어스된 pn 접합만을 이용하거나, 좀 더 개선된 방법으로 소자 내부에 대해서는 pn 접합을 이용하되 외부에 대해서는 절연막을 이용하였다.
이를 개선하기 위해 본 발명은 소자의 외부는 물론 내부에까지 이 절연막 격리방법을 활용하여, 채널영역(channel region)과 표류영역(drift region) 사이에도 절연막의 벽을 형성해 줌으로써 소자 내부의 표류영역과 소오스 간의 전류단락(punch through)과 표류영역과 채널영역 간의 접합 전압항복을 방지할 수 있고, 드레인에서 소오스로 흐르는 누설전류의 발생을 억제하며, 그 흐름을 효과적으로 차단하여 소자의 동작내압과 신뢰성을 높일 수 있도록 한 것이다.

公开(公告)号：KR100218689B1

公开(公告)日：1999-09-01

申请号：KR1019960063139

申请日：1996-12-09

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  구용서 ,  백규하 ,  남기수

IPC: H01L21/8248

Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고내압 고주파용 아날로그/디지탈 바이폴라 소자, 디지털 회로용 CMOS 소자, 고내압용 LDMOS 및 대전류용 VDMOS 소자를 one-chip하는 공정 기술을 구현하였으며, 스마트 IC(Smart IC)의 신호 처리용으로 주로 사용되는 바이폴라 소자의 성능 향상을 위하여 PSA를 이용한 고집적도, 고주파용 PSA소자 제조 과정을 구현하였으며 동시에 20V급 이상의 고내압 바이폴라 소자의 공정 과정도 수용하였다. 또한 집적화가 용이하도록 VDMOS의 드레인 전극을 기판이 아닌 평면위에서 배선하도록 공정 설계를 하였고, 이과정에서 VDMOS의 on- 저항 특성 향상과 바이폴라 소자의 콜렉터 직렬 저항 감소를 위해 요구되는 sink 확산 공정시 측면 확산에 의한 전기적 특성 저하를 방지하기 위하여 이중 트랜치 공정을 사용한 BCD 소자의 제조 방법이 제시된다.

公开(公告)号：KR100211964B1

公开(公告)日：1999-08-02

申请号：KR1019960067576

申请日：1996-12-18

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  구진근 ,  곽명신

IPC: H01L27/085

CPC classification number: H01L29/4236 ,  H01L29/66795 ,  H01L29/7838

Abstract: 본 발명은 SOI(Silicon On Insulator) 구조를 이용한 소오스-표류영역-드레인이 수평으로 배치된 100V급 이상의 전계효과(field effect) 고압소자(high voltage device)를 제조하는데 있어서, 소자의 전류 누설을 방지하기 위한 것으로, SOI(Silicon On Insulator)의 구조를 가지는 기판상에 활성영역을 정의하는 수직격리 트랜치와, 상기 수직 격리 트랜치의 내측에 형성되는 수직격리 트랜치 산화막과, 상기 활성영역에 수평으로 형성된 소오스, 표류영역 및 드레인과, 상기 소오스와 표류영역의 경계부의 상측에 형성되는 수평 게이트를 포함하며, 상기 수평 게이트의 하측 기판내에 소정간격으로 이격되어 형성되며, 수직격리 트랜치의 게이트 산화막에 의해 기판과 절연되어 소정의 면적으로 형성되는 복수의 수직 트랜치 게이트를 구비하는 것을 특징으로 한다.

公开(公告)号：KR1019990050418A

公开(公告)日：1999-07-05

申请号：KR1019970069537

申请日：1997-12-17

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  김종대 ,  김상기 ,  구진근 ,  남기수

IPC: H01L29/78

Abstract: 본 발명은 게이트 영역과 소오스 영역으로부터 표류영역(drift region)의 일부분까지 각각 확장되는 이중 필드판(double field plate)구조를 갖는 LDMOS(Lateral Double Diffused MOS)형 전력소자를 제공한다. 이중 필드판 구조의 전력소자는 소자 동작시, 소오스 필드판 및 게이트 필드판 아래에 있는 표류영역에서의 공핍층 (depletion width)은 드레인 전압, 소오스 및 게이트 필드판간의 층간 절연막, 게이트 절연막 두께 및 게이트 전압등에 따라 변화하며, 표류영역의 중앙 또는 가장자리 부분에서의 공핍층이 더욱 커짐으로서 종래의 전력소자보다 항복전압 및 on-저항 특성이 동시에 개선되며, 특히 본 발명의 이중 필드판 구조의 전력소자는 인가된 게이트 전압에 의해 표류영역 중앙에서의 공핍층이 감소하여 결과적으로 캐리어가 통과할 수 있는 면적이 증가되므로 on-저항은 더욱 낮아지고. 또한 표류영역 가장자리에서의 공핍층이 증가되어 RESURF(reduced surface field)효과를 촉진시켜 높은 항복전압이 유지된다. 따라서 본 발명의 이중 필드판 구조의 전력 소자는 종래의 소오스 필드판 구조의 전력소자 및 게이트 필드판 구조의 전력소자들의 특성을 보완하여 항복전압 및 on-저항 특성을 동시에 개선시킬수 있는 장점을 가지고 있다.