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公开(公告)号：KR20180055922A
公开(公告)日：2018-05-25
申请号：KR20187013663
申请日：2012-04-26
Applicant: OSRAM OPTO SEMICONDUCTORS GMBH
Inventor： MAUTE MARKUS , ENGL KARL , TAEGER SEBASTIAN , WALTER ROBERT , STOCKER JOHANNES
CPC classification number: H01L33/46 , H01L33/06 , H01L33/20 , H01L33/32 , H01L33/382 , H01L33/405 , H01L33/42 , H01L33/60 , H01L2924/0002 , H01L2924/00
Abstract: 본발명은반도체물질로이루어진반도체바디(1), p-콘택층(21a) 및 n-콘택층(2)을포함하는광전반도체칩(10)에관한것이다. 반도체바디(1)는복사를생성하기위해제공된활성층(1a)을포함한다. 반도체바디는 p-면(1c)과 n-면(1b)을포함하고, 상기면들사이에활성층(1a)이배치된다. p-콘택층(21a)은 p-면(1c)의전기접촉을위해제공된다. n-콘택층(2)은 n-면(1b)의전기접촉을위해제공된다. n-콘택층(2)은 TCO 층(2a)과거울층(2b)을포함하고, 이경우 TCO 층(2a)은반도체바디(1)의 n-면(1b)과거울층(2b) 사이에배치된다.
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公开(公告)号：KR20180006515A
公开(公告)日：2018-01-17
申请号：KR20187001042
申请日：2011-07-01
Applicant: OSRAM OPTO SEMICONDUCTORS GMBH
Inventor： JEREBIC SIMON , HEINEMANN ERIK , GAERTNER CHRISTIAN , MARKYTAN ALES
CPC classification number: H01L33/60 , H01L31/0232 , H01L31/18 , H01L33/46 , H01L2933/0025
Abstract: 본발명은적어도하나의광전자반도체칩(2)을구비하고, 그리고상기반도체칩(2)이그 위에배치되어있는연결면(53)을갖는연결캐리어(5)를구비하는반도체소자(1)와관련이있다. 상기연결캐리어(5) 상에는반사기층(4) 및제한구조물(3)이형성되어있으며, 이경우상기제한구조물(3)은상기반도체칩(2)을가로방향으로적어도국부적으로둘러싸고, 상기반사기층(4)은상기반도체칩(2)의한 측면(21)과상기제한구조물(3) 사이에서가로방향으로적어도국부적으로뻗는다. 본발명은또한반도체소자를제조하기위한방법과도관련이있다.
Abstract translation: 半导体元件包括至少一个光电子半导体芯片和具有其上设置有半导体芯片的连接表面的连接载体。 在连接载体上形成反射涂层和限制结构。 该限制结构在横向方向上至少部分地包围半导体芯片，并且反射涂层至少部分地在半导体芯片的侧表面与限制结构之间的横向方向上延伸。
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公开(公告)号：JP2017538166A
公开(公告)日：2017-12-21
申请号：JP2017529748
申请日：2015-12-04
Applicant: オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH , オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH
Inventor： トーマス シュヴァルツ , トーマス シュヴァルツ , フランク ジンゲル , フランク ジンゲル , シュテファン イレック , シュテファン イレック , ミヒャエル ツィッツルスペルガー , ミヒャエル ツィッツルスペルガー , ブリッタ ゲーツ , ブリッタ ゲーツ , ドミニク シュルテン , ドミニク シュルテン
CPC classification number: H01L33/505 , H01L33/486 , H01L33/507 , H01L2224/48091 , H01L2224/48247 , H01L2224/48257 , H01L2933/0041 , H01L2924/00014
Abstract: 変換要素(100)を開示する。変換要素(100)は、波長変換材料を含む変換コーティング膜(16)と;変換コーティング膜の第1の主面(20)上の第1の封止コーティング膜(30)であって、厚さが10μm〜500μmである、第1の封止コーティング膜(30)と;変換コーティング膜の第2の主面(22)上の第2の封止コーティング膜(32)であって、厚さが0.1μm〜20μmである、第2の封止コーティング膜(32)と、を備える。また、オプトエレクトロニクス半導体部品(200)および変換要素の製造方法を開示する。
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公开(公告)号：JP2017536704A
公开(公告)日：2017-12-07
申请号：JP2017529695
申请日：2015-12-02
Applicant: オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH , オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH
Inventor： ゲーツ ブリッタ , ゲーツ ブリッタ , ヴァルター ヴェークライター , ヴェークライター ヴァルター , グレッチュ シュテファン , グレッチュ シュテファン
CPC classification number: H01L27/156 , H01L33/505 , H01L33/60
Abstract: オプトエレクトロニクス半導体デバイス(100)であって、相互に並んで配置された複数の放出野(11)を含む主面(10)を有する半導体チップ(1)が設けられている。各放出野(11)は個々にかつ相互に独立に駆動可能であり、各放出野を介して動作中にそれぞれの放射が半導体チップ(1)から出力される。主面(10)は上部に配設された反射性隔壁(20)を有しており、この隔壁(20)は、隣り合う放出野(11)間に配置されており、かつ、主面(10)を上から見たとき各放出野(11)を少なくとも部分的に取り囲んでいる。さらに、主面(10)は、半導体チップ(1)に面する側に下面(41)が位置しかつ半導体チップ(1)とは反対の側に上面(42)が位置するように配設された変換素子(4)を有する。隔壁(20)は、半導体チップ(1)の半導体材料とは異なる材料から形成されており、かつ、主面(10)から離れる方向で、半導体チップ(1)から突出している。変換素子(4)は、少なくとも1つの放出野(11)を少なくとも部分的に覆い、当該放出野(11)に機械的に安定に接続されている。変換素子(4)の下面(41)は、覆われた放出野(11)の領域において、主面(10)から離れる方向で、隔壁(20)の高さの最大10%、この隔壁を上回る位置にある。
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公开(公告)号：JP2017535942A
公开(公告)日：2017-11-30
申请号：JP2017518105
申请日：2015-11-03
Applicant: オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH , オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH
Inventor： フランク ジンゲル , フランク ジンゲル , ユルゲン ムースブルガー , ユルゲン ムースブルガー , マティアス サバシル , マティアス サバシル , ビョルン ホクスホールト , ビョルン ホクスホールト , マティアス シュぺール , マティアス シュぺール
IPC: H01L33/48
CPC classification number: H01L25/167 , H01L33/405 , H01L33/44 , H01L33/46 , H01L33/483 , H01L33/486 , H01L33/505 , H01L33/507 , H01L33/54 , H01L33/62 , H01L2933/0025 , H01L2933/0041 , H01L2933/005 , H01L2933/0066
Abstract: 本発明は、モールド体(200)と、前記モールド体(200)に埋め込まれたオプトエレクトロニクス半導体チップ(300)とを有する複合体(100)を有するオプトエレクトロニクス部品(10)に関する。導電性を有する貫通コンタクト(400)が、前記複合体(100)の上面(101)から前記複合体(100)の裏面(102)まで前記モールド体(200)に延在する。前記オプトエレクトロニクス半導体チップ(300)の上面(301)は少なくとも部分的にモールド体(200)により覆われていない。前記オプトエレクトロニクス半導体チップ(300)は、前記上面(301)上に第1電気コンタクト(310)を有する。第1上面メタライゼーション(110)が、前記複合体(100)の前記上面(101)上に配置され、前記第1電気コンタクト(310)を前記貫通コンタクト(400)に導電的に接続する。前記オプトエレクトロニクス部品(10)は、前記第1上面メタライゼーション(110)上に延在する上側絶縁層(160)を有する。前記オプトエレクトロニクス部品(10)は、前記上側絶縁層(160)より上に配置され、前記上側絶縁層(160)により第1上面メタライゼーション(110)に対して電気的に絶縁された第2上面メタライゼーション(120)を有する。
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Patent Agency Ranking
公开(公告)号：JP2017534176A
公开(公告)日：2017-11-16
申请号：JP2017520947
申请日：2015-10-16
Applicant: オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH , オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH
Inventor： ビョルン ホクスホールト , ビョルン ホクスホールト , マティアス キスリング , マティアス キスリング , マティアス シュぺール , マティアス シュぺール
IPC: H01L33/54
CPC classification number: H01L33/505 , H01L33/56 , H01L33/60 , H01L2933/0041 , H01L2933/005 , H01L2933/0058
Abstract: 本発明は、表面(1)の互いに離間した複数のコーティング領域(2)に第1の材料(5)を被着する方法であって、A)コーティング領域(2)を有する表面(1)を設け、B)フォトリソグラフィ法によって表面(1)に第1のマスク層(3)を製造し、第1のマスク層(3)は、コーティング領域(2)の上方に配置される複数の第1の開口部(31)を備え、C)自立型の第2のマスク層(4)を設け、次いで第2のマスク層(4)を第1のマスク層(3)に被着し、第2のマスク層(4)は、第1の開口部(31)の上方に配置され、かつ第1の開口部(31)より小さいか、または第1の開口部(31)に等しい大きさの複数の第2の開口部(41)を備え、D)第1のおよび第2のマスク層(3,4)における第1のおよび第2の開口部(31,41)を通して表面(1)のコーティング領域(2)に第1の材料(5)を被着する、方法を提供する。
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公开(公告)号：JP2017533591A
公开(公告)日：2017-11-09
申请号：JP2017523199
申请日：2015-10-20
Applicant: オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH , オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH
Inventor： コップ ファビアン , コップ ファビアン , アイヒンガー クリスティアン , アイヒンガー クリスティアン , ペアツルマイアー コアビニアン , ペアツルマイアー コアビニアン
Abstract: 記載の光電子半導体チップ(10)は、少なくとも1つのnドープされた半導体層(3)と、少なくとも1つのpドープされた半導体層(5)と、前記少なくとも1つのnドープされた半導体層(3)と前記少なくとも1つのpドープされた半導体層(5)との間に配置された1つの活性層(4)とを有しており、前記pドープされた半導体層(5)は、第1の金属の接続層(8)を介して電気的に接触接続されており、前記pドープされた半導体層(5)と前記第1の接続層(8)との間に、それぞれ異なる屈折率を有する複数の誘電体層(61,62)を備えた、反射を高める誘電体積層体(6)が配置されている。
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公开(公告)号：JP2017532784A
公开(公告)日：2017-11-02
申请号：JP2017517025
申请日：2015-09-01
Applicant: オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH , オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH
Inventor： ゴチュケ トビアス , ゴチュケ トビアス , オフ ユアゲン , オフ ユアゲン , ペアツルマイアー コアビニアン , ペアツルマイアー コアビニアン
IPC: H01L33/22
CPC classification number: H01L21/02639 , C30B25/04 , C30B25/18 , C30B29/406 , H01L21/0242 , H01L21/0254 , H01L21/78 , H01L33/0066 , H01L33/007 , H01L33/0095 , H01L33/22 , H01L33/32
Abstract: 本発明は、複数の半導体チップ(10)を製造するための方法に関しており、この方法は、サファイアによって形成された成長面(1a)を有する成長基板(1)を提供するステップと、マスク材料(2)を、前記成長基板(1)の前記成長面(1a)上に被着するステップと、前記マスク材料(2)を、当該マスク材料(2)内に複数の開口部(22)を設けることにより、多重に連結するマスク層(21)に構造化するステップであって、前記複数の開口部(22)のうちの少なくとも多数の底部(23)で、前記成長面(1a)が露出されるステップと、半導体積層体(3)を、前記複数の開口部内および前記マスク層(21)上に被着するステップと、少なくとも前記半導体積層体(3)を、前記複数の半導体チップ(10)に分離するステップとを含み、前記各半導体チップ(10)は、横方向寸法(L)を有しており、該横方向寸法(L)は、前記複数の開口部(22)の、最も近い開口部との平均間隔(A)よりも大きい。
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公开(公告)号：JP2017519871A
公开(公告)日：2017-07-20
申请号：JP2016573742
申请日：2014-06-17
Applicant: オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH , オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH
CPC classification number: C09K11/666 , C09K11/66 , C09K11/7721 , H01L33/502 , H01L2933/0041 , H05B33/14
Abstract: 材料Ca(Al12−x−y−zMgxGey)O19:(zMn4+)(式中、0
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公开(公告)号：JP2017512380A
公开(公告)日：2017-05-18
申请号：JP2016553005
申请日：2015-02-17
Applicant: オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH , オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH
Inventor： フォン マルム ノルヴィン , フォン マルム ノルヴィン , エフ． プフォイファー アレクサンダー , エフ． プフォイファー アレクサンダー , ヴァーギーズ タンセン , ヴァーギーズ タンセン , クロイター フィリップ , クロイター フィリップ
IPC: H01L33/20 , H01L21/3065 , H01L21/3205 , H01L21/768 , H01L23/522 , H01L31/10
CPC classification number: H01L23/544 , H01L21/76898 , H01L31/02245 , H01L31/022466 , H01L31/03046 , H01L31/03048 , H01L31/035236 , H01L31/035281 , H01L31/056 , H01L31/0693 , H01L31/0735 , H01L31/186 , H01L31/1892 , H01L33/0079 , H01L33/0095 , H01L33/06 , H01L33/30 , H01L33/32 , H01L33/382 , H01L33/42 , H01L2223/5446 , H01L2933/0016 , Y02E10/52 , Y02E10/544 , Y02P70/521
Abstract: 複数の半導体構成素子(1)を製造する方法において、a)第1半導体層(21)と、第2半導体層(22)と、前記第1半導体層と前記第2半導体層との間に配置された、放射を生成及び/又は受信するために設けられた活性領域(25)とを有する半導体積層体(2)を用意するステップと、b)前記第2半導体層の、前記第1半導体層とは反対の側に、第1端子層(31)を形成するステップと、c)前記半導体積層体を貫通する複数の切欠部(29)を形成するステップと、d)前記第1半導体層と前記第1端子層との間に導電接続を形成するために、前記切欠部内に導電層(4)を形成するステップと、e)複数の半導体構成素子に個別化するステップであって、この際に、前記半導体積層体から、前記複数の切欠部のうちの少なくとも1つの切欠部を有する、それぞれの半導体構成素子につき1つずつの半導体本体(20)が形成され、前記少なくとも1つの切欠部は、前記半導体本体を平面図で見たときに前記半導体本体によって完全に取り囲まれている、ステップと、を有することを特徴とする方法が提示される。さらには、半導体構成素子が提示される。
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