公开(公告)号：KR100744137B1

公开(公告)日：2007-08-01

申请号：KR1020060031489

申请日：2006-04-06

Applicant: 삼성전자주식회사

Inventor： 강재록 ,  요시다마코토 ,  장세명

IPC: H01L21/336

Abstract: A semiconductor device and its fabricating method are provided to selectively remove a portion of a liner nitride layer using one photoresist mask pattern, thereby forming a finFET which reduces the effect of a signal due to a gate line in a cell region. A substrate(10) having an isolation film defining active regions(20) is provided. A first active region is formed in a cell region, and is covered by a gate structure(40) which is filled in a partially removed portion of the isolation film. A second active region is formed in a core region, and is covered by the gate structure. The core region has a separated upper surface. A Ferrire region has a third active region in which a gate structure is positioned on the upper surface.

Abstract translation: 提供半导体器件及其制造方法，以使用一个光致抗蚀剂掩模图案选择性地去除衬垫氮化物层的一部分，从而形成减小由于单元区域中的栅极线引起的信号影响的finFET。 提供具有限定有源区（20）的隔离膜的衬底（10）。 第一有源区域形成在单元区域中，并且被填充在隔离膜的部分去除部分中的栅极结构（40）覆盖。 第二有源区域形成在核心区域中，并被栅极结构覆盖。 核心区域具有分离的上表面。 Ferrire区域具有第三有源区域，其中栅极结构位于上表面上。

公开(公告)号：KR1020160073527A

公开(公告)日：2016-06-27

申请号：KR1020140181943

申请日：2014-12-17

Applicant: 삼성전자주식회사

Inventor： 김용준 ,  김성인 ,  송정우 ,  강재록 ,  김대원

IPC: H01L29/78

CPC classification number: H01L29/4236 ,  H01L21/28518 ,  H01L21/743 ,  H01L21/76897 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/10888 ,  H01L27/228 ,  H01L27/2436 ,  H01L29/66621 ,  H01L43/08 ,  H01L45/06 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/144 ,  H01L29/7813

Abstract: 반도체소자는기판의게이트트렌치내부를채우면서상기게이트트렌치위로돌출되고, 게이트절연막, 게이트전극및 캡핑막패턴을포함하는매립게이트구조물이구비된다. 상기매립게이트구조물양 측의기판표면아래에는, 적어도일부분이상기게이트전극의측벽부위와마주하는제1 및제2 불순물영역이구비된다. 상기제1 및제2 불순물영역상에각각구비되고, 제1 및제2 매립콘택구조물들이구비된다. 상기반도체소자는높은동작전류를갖고, 전하이동도가향상될수 있다.

Abstract translation: 半导体器件包括填充衬底的栅极沟槽的内侧的嵌入式栅极结构，在栅极沟槽上突出，并且包括栅极绝缘膜，栅极电极和封盖膜图案。 其中至少一个部分面向栅电极的侧壁部分的第一和第二杂质区域形成在嵌入栅极结构的两侧的基板的表面下方。 第一和第二嵌入式接触结构包括在第一和第二杂质区域上。 半导体器件具有高的工作电流并且可以提高电荷迁移率。

公开(公告)号：KR1020160061801A

公开(公告)日：2016-06-01

申请号：KR1020140164678

申请日：2014-11-24

Applicant: 삼성전자주식회사

Inventor： 김용준 ,  박기식 ,  송정우 ,  이상준 ,  한동균 ,  강재록

IPC: H01L29/78

CPC classification number: H01L27/10814 ,  H01L27/10817 ,  H01L27/10823 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/11521 ,  H01L27/228 ,  H01L29/7813

Abstract: 액티브영역들과소자분리영역들을포함하는기판, 상기소자분리영역에형성된트렌치들및 상기액티브영역들에형성되고및 상기기판으로부터돌출된액티브패턴들, 상기트렌치들을채우는소자분리막들, 상기액티브패턴들및 소자분리막들에걸쳐형성된게이트트렌치들, 및상기게이트트렌치들을채우는게이트라인스택들을포함하고, 상기게이트트렌치의폭은상기소자분리막에형성된제 1 폭이상기액티브패턴에형성된제 2 폭보다넓은메모리소자가제안된다.

Abstract translation: 公开了一种存储器件，包括：衬底，其包括有源区和器件隔离区; 形成在器件隔离区域和有源区域中并且从衬底突出的沟槽中形成的有源图案; 器件隔离膜填充沟槽; 栅极沟槽形成在有源图案和器件隔离膜上; 以及填充栅极沟槽的栅极线堆叠。 栅极沟槽在器件隔离膜中具有第一宽度，并且在有源图案中具有第二宽度，并且第一宽度大于第二宽度。

公开(公告)号：KR1020130020417A

公开(公告)日：2013-02-27

申请号：KR1020110083046

申请日：2011-08-19

Applicant: 삼성전자주식회사

Inventor： 문준석 ,  강재록 ,  이진우 ,  이성삼 ,  우동수 ,  정경호 ,  정정규

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/4236 ,  H01L27/10876 ,  H01L27/10891 ,  H01L29/42368

Abstract: PURPOSE: A semiconductor device is provided to reduce the resistance of a word line and a gate induction drain leakage by a gate electrode pattern. CONSTITUTION: A substrate(110) has a trench(111) in an active area. A gate insulation layer(124) is formed in the trench. A gate electrode pattern(130a) is formed on the gate insulation layer and includes a first part which protrudes to the upper side of the substrate. A dielectric pattern is formed on the gate electrode pattern and fills the trench.

Abstract translation: 目的：提供一种半导体器件，用于通过栅电极图案降低字线的电阻和栅极感应漏极泄漏。 构成：衬底（110）在有源区域中具有沟槽（111）。 在沟槽中形成栅极绝缘层（124）。 栅极电极图案（130a）形成在栅极绝缘层上，并且包括突出到基板的上侧的第一部分。 在栅极电极图案上形成介质图案并填充沟槽。

公开(公告)号：KR1020110083345A

公开(公告)日：2011-07-20

申请号：KR1020100003526

申请日：2010-01-14

Applicant: 삼성전자주식회사

Inventor： 문준석 ,  우동수 ,  강재록 ,  이진우 ,  박기식

IPC: H01L29/78

CPC classification number: H01L27/10876 ,  H01L29/4236 ,  H01L29/4232 ,  H01L29/78618

Abstract: PURPOSE: A semiconductor device with a buried gate pattern including a high-k dielectric protection film pattern and a manufacturing method thereof are provided to form a low dielectric material film on a high dielectric material film to decrease electric fields in source/drain areas, thereby preventing leaked currents. CONSTITUTION: A gate trench is formed on a substrate(10). A buried gate electrode(16) partially fills the gate trench. A protection film pattern(20a) is formed in the gate trench. Source/drain areas(22,24) are formed under the surface of the substrate adjacent to both sides of the buried gate electrode. A gate insulating film(18a) is interposed between the trench and the buried gate electrode.

Abstract translation: 目的：提供一种具有包含高k电介质保护膜图案的掩埋栅极图案及其制造方法的半导体器件，以在高介电材料膜上形成低电介质材料膜，以减少源极/漏极区域中的电场，由此 防止漏电流。 构成：在衬底（10）上形成栅极沟槽。 掩埋栅电极（16）部分地填充栅极沟槽。 在栅极沟槽中形成保护膜图案（20a）。 源极/漏极区域（22,24）形成在与掩埋栅极电极的两侧相邻的衬底的表面下方。 栅极绝缘膜（18a）插入在沟槽和掩埋栅电极之间。

公开(公告)号：KR1020090080372A

公开(公告)日：2009-07-24

申请号：KR1020080006281

申请日：2008-01-21

Applicant: 삼성전자주식회사

Inventor： 정경호 ,  요시다마코토 ,  강재록 ,  이철 ,  문준석 ,  이철규 ,  조성일

IPC: H01L29/78

CPC classification number: H01L21/823814 ,  H01L21/823425 ,  H01L21/82385

Abstract: A method for manufacturing a semiconductor device for reducing a thermal budget to impurity regions of a peripheral circuit region is provided to improve characteristics of the semiconductor device by forming a peripheral transistor after performing a high-temperature process. A substrate(110) including a cell array region and a peripheral circuit region is prepared. The cell array region includes a cell activation region(112c). The peripheral circuit region includes peripheral activation regions(112a,112b). A cell gate pattern(126a) and a peripheral gate pattern(126b) are formed across the cell activation region and the peripheral activation region. A plurality of first cell impurity regions(130c) are formed in the cell activation regions of both sides of the cell gate pattern. A cell bottom interlayer dielectric(136) and a peripheral insulating layer are formed on the substrate in order to cover the cell array region and the peripheral circuit region, respectively. A plurality of cell conductive pads(144c) are formed through the cell bottom interlayer dielectric in order to be electrically connected with the first cell impurity regions. The peripheral insulating layer is removed to expose the peripheral activation regions of both sides of the peripheral gate pattern.

Abstract translation: 提供一种用于制造用于将热量预算减少到外围电路区域的杂质区域的半导体器件的方法，以通过在执行高温处理之后形成外围晶体管来改善半导体器件的特性。 准备包括单元阵列区域和外围电路区域的基板（110）。 电池阵列区域包括电池激活区域（112c）。 外围电路区域包括外围激活区域（112a，112b）。 在单元激活区域和周边激活区域之间形成单元栅极图案（126a）和外围栅极图案（126b）。 在单元栅极图案的两侧的单元激活区域中形成多个第一单元杂质区（130c）。 为了覆盖电池阵列区域和外围电路区域，在基板上形成电池底层间电介质（136）和外围绝缘层。 通过电池底层间电介质形成多个电池导电焊盘（144c），以便与第一电池杂质区域电连接。 去除外围绝缘层以露出外围栅极图案两侧的外围激活区域。