-
-
公开(公告)号：KR1020150058657A
公开(公告)日：2015-05-29
申请号：KR1020130140678
申请日：2013-11-19
Applicant: 삼성전자주식회사
IPC: H01L21/76 , H01L21/8242 , H01L27/108
CPC classification number: H01L29/7846 , H01L21/76224 , H01L27/10876 , H01L27/10888 , H01L29/4236 , H01L29/66621
Abstract: 반도체소자및 이를제조하는방법을제공한다. 반도체소자는기판과, 기판표면으로부터내부로연장하는소자분리패턴을포함한다. 소자분리패턴은, 전기적으로음의특성을가지며물리적으로인장특성을갖는물질을포함한다.
Abstract translation: 提供半导体器件及其制造方法。 半导体器件包括从衬底的表面延伸到内部的衬底和器件隔离图案。 器件隔离图案包括具有负电性能和物理拉伸性能的材料。 根据本发明的半导体器件包括从衬底的表面延伸到内部的衬底和器件隔离图案。 氧化硅层和金属氧化物层堆叠在器件隔离图案上。
-
公开(公告)号：KR1020100006498A
公开(公告)日：2010-01-19
申请号：KR1020080066745
申请日：2008-07-09
Applicant: 삼성전자주식회사
IPC: H01L27/10 , H01L27/108
CPC classification number: G11C11/24 , H01L27/0207 , H01L27/10814 , H01L27/10852 , H01L28/60
Abstract: PURPOSE: A semiconductor device including storage nodes having enhanced capacitance is provided to improve data input and output and refresh characteristics by increasing the capacitance of a cell capacitor. CONSTITUTION: In semiconductor device including storage nodes having enhanced capacitance, first bit lines(230r) is electrically connected to central parts of a first active region(210r). First patterns are electrically connected to parts of the first active domain frame. A second active region(210d) is electrically to the first active domain frame. Second patterns include the second bit line(230d). Second bit lines are parallel to first bit lines. The word lines(220) is formed on the first and second active areas. The First patterns and the word lines is used for data input/output.
Abstract translation: 目的：提供包括具有增强的电容的存储节点的半导体器件，以通过增加单元电容器的电容来改善数据输入和输出和刷新特性。 构成：在包括具有增强的电容的存储节点的半导体器件中，第一位线（230r）电连接到第一有源区（210r）的中心部分。 第一图案电连接到第一活动域框架的部分。 第二有源区（210d）与第一有源域帧电连接。 第二图案包括第二位线（230d）。 第二位线与第一位线平行。 字线（220）形成在第一和第二有效区域上。 第一种模式和字线用于数据输入/输出。
-
-
公开(公告)号：KR101843442B1
公开(公告)日：2018-05-14
申请号：KR1020120066907
申请日：2012-06-21
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L29/788 , H01L27/10823 , H01L27/10876 , H01L27/10885
Abstract: 액티브영역의제 1 내지제 3 표면들에제 1 내지제 3 실리콘결정층들을형성하고, 제 1 실리콘결정층을제거하여상기제 1 표면을노출하고, 상기노출된제 1 표면상에비트라인스택을형성하고, 상기비트라인스택의양측면들에형성되고, 상기액티브영역의제 2 및제 3 실리콘결정층들의일부들과각각수직정렬하는비트라인측벽스페이서들을형성하고, 상기비트라인측벽스페이서하부의제 2 및제 3 실리콘결정층들을제거하여, 액티브영역의제 2 및제 3 표면들을노출하고, 상기액티브영역의제 2 및제 3 표면들에각각접촉하는스토리지콘택플러그를형성하는것을포함하는반도체소자제조방법이제안된다.
-
Patent Agency Ranking
公开(公告)号：KR1020130143385A
公开(公告)日：2013-12-31
申请号：KR1020120066907
申请日：2012-06-21
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L29/788 , H01L27/10823 , H01L27/10876 , H01L27/10885
Abstract: The present invention relates to a method for fabricating a semiconductor device forming first to third silicon crystal layers at the first to third surfaces of an active area, exposing the first surface by removing the first silicon crystal layer, forming a bit line stack on the exposed first surface, forming a bit line sidewall spacer formed at both surfaces of the bit line stack and arranged vertically to the parts of the second and third silicon crystal layers of the active area, removing the second and third silicon crystal layers at the lower part of the bit line sidewall spacer for exposing the second and third surfaces of the active area, and forming a storage contact plug contacting the second and third surfaces of the active area.
Abstract translation: 本发明涉及一种用于制造在有源区的第一至第三表面上形成第一至第三硅晶体层的半导体器件的方法，通过去除第一硅晶体层而露出第一表面，在暴露的位置上形成位线堆叠 在位线堆叠的两个表面上形成位线侧壁间隔物，并且垂直于有源区域的第二和第三硅晶体层的部分布置，在第二表面的下部分去除第二和第三硅晶体层 位线侧壁间隔件，用于暴露有源区域的第二和第三表面，以及形成接触有源区域的第二和第三表面的存储接触插塞。
-
公开(公告)号：KR1020090076028A
公开(公告)日：2009-07-13
申请号：KR1020080001753
申请日：2008-01-07
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/66553 , H01L21/28079 , H01L21/28114 , H01L29/4236
Abstract: A semiconductor device and a manufacturing method thereof are provided, which improve turn on current value by providing the gate within the gate trench. The gate trench(112) within the substrate(110) has the side wall contacting with source and drain region(120). The gate insulating layer(130) is formed along the gate trench inner surface. The metal pattern(145) is formed at the lower part of the gate trench. The non-metal conductive pattern(155) is formed in the upper part of the metal pattern. The channel region within substrate faces the metal pattern and non-metal conductive pattern. The depth of the gate trench is deeper than the depth of the drain region and source.
Abstract translation: 提供一种半导体器件及其制造方法，其通过在栅极沟槽内提供栅极来提高导通电流值。 衬底（110）内的栅极沟槽（112）具有与源极和漏极区域（120）接触的侧壁。 栅极绝缘层（130）沿栅极沟槽内表面形成。 金属图案（145）形成在栅极沟槽的下部。 非金属导电图案（155）形成在金属图案的上部。 衬底内的沟道区域面向金属图案和非金属导电图案。 栅极沟槽的深度比漏极区域和源极的深度更深。
-
公开(公告)号：KR1020060027525A
公开(公告)日：2006-03-28
申请号：KR1020040076351
申请日：2004-09-23
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/76237 , H01L21/76227 , H01L21/823462 , H01L21/8238 , H01L29/42312
Abstract: 보이드가 없는 게이트 전극을 갖는 함몰형 채널 영역을 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 셀 영역 및 주변 영역을 포함하는 반도체 기판상에 소자 분리막을 형성한다음, 상기 반도체 기판의 게이트 전극 예정 영역중 선택된 영역에 트렌치를 형성하고, 상기 반도체 기판 표면에 게이트 절연막을 형성한다. 상기 게이트 절연막 상부에 상기 트렌치가 매립되도록 N형 불순물이 포함된 제 1 다결정 실리콘막을 형성하고, 상기 제 1 다결정 실리콘막을 소정 두께만큼 제거한다. 상기 제 1 다결정 실리콘막 상부에 제 2 다결정 실리콘막을 형성한다음, 상기 제2 다결정 실리콘막을 소정 부분 패터닝하여, 상기 셀 영역 및 주변 영역에 트랜지스터 게이트 전극을 형성한다.
함몰된 채널(RCAT), 듀얼 폴리,-
公开(公告)号：KR102202603B1
公开(公告)日：2021-01-14
申请号：KR1020140125090
申请日：2014-09-19
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L21/336
Abstract: 반도체장치가개시된다. 상기장치는반도체기판, 반도체기판내에제 1 도전형의활성영역을정의하고활성영역을둘러싸는제 1 트렌치내의소자분리막, 활성영역을가로지르고소자분리막상으로연장되는게이트전극, 및활성영역과게이트전극사이의게이트절연막을포함한다. 소자분리막은제 1 트렌치내벽상의제 1 실리콘산화막, 및제 1 실리콘산화막상의제 1 금속산화막을포함한다.
-
公开(公告)号：KR101662282B1
公开(公告)日：2016-10-05
申请号：KR1020100003526
申请日：2010-01-14
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L27/10876 , H01L29/4236
Abstract: 매립게이트패턴을갖는반도체장치가제공된다. 상기반도체장치는반도체기판내에형성된매립게이트전극및 상기매립게이트전극상에적층된고 유전물질의보호막패턴을구비한다. 상기매립게이트전극및 보호막패턴은매립게이트패턴을구성한다. 상기매립게이트패턴의양 측에각각소오스영역및 드레인영역이제공된다. 상기보호막패턴은상기소오스/드레인영역들의적어도일부와중첩한다. 상기매립게이트패턴을갖는디램또한제공된다.
-
-
-
-
-
-
-
-
-
Search Results
24
records
(took 0.021 seconds)
