-
公开(公告)号：KR1020170015835A
公开(公告)日：2017-02-09
申请号：KR1020150157565
申请日：2015-11-10
Applicant: 삼성전자주식회사
IPC: H01L27/02 , H01L27/06 , H01L21/768
Abstract: 본발명은반도체소자의레이아웃설계방법에관한것으로, 더욱상세하게는적어도하나의배선레이아웃내에예비핀 패턴을배치하는것을포함하는표준셀 레이아웃을구성하는것; 상기예비핀 패턴에상위배선레이아웃들과의라우팅을수행하는것; 및상기라우팅수행후 수득한히팅정보에따라, 상기배선레이아웃내에핀 패턴을형성하는것을포함한다. 상기핀 패턴은상기예비핀 패턴에비해크기가더 작다.
-
公开(公告)号：KR1020160121768A
公开(公告)日：2016-10-20
申请号：KR1020150139731
申请日：2015-10-05
Applicant: 삼성전자주식회사
IPC: H01L29/423 , H01L29/417
Abstract: 본발명은반도체소자및 이의제조방법에관한것으로, 더욱상세하게는기판의활성패턴을가로지르는게이트전극; 상기활성패턴및 상기게이트전극을덮는층간절연막; 상기층간절연막내에, 상기활성패턴과전기적으로연결되는제1 하부비아; 상기층간절연막내에, 상기게이트전극과전기적으로연결되는제2 하부비아; 상기층간절연막상에, 제1 방향으로연장되며상기제1 하부비아와직접접촉하는제1 하부금속배선; 상기층간절연막상에, 상기제1 방향으로연장되며상기제2 하부비아와직접접촉하는제2 하부금속배선; 상기제1 및제2 하부금속배선들상에, 상기제1 방향과교차하는제2 방향으로연장되며상기제1 하부금속배선과전기적으로연결되는제1 상부금속배선; 및상기제1 및제2 하부금속배선들상에, 상기제2 방향으로연장되며상기제2 하부금속배선과전기적으로연결되는제2 상부금속배선을포함한다. 상기제1 하부비아는상기제2 상부금속배선과수직적으로중첩되고, 상기제2 하부비아는상기제1 상부금속배선과수직적으로중첩된다.
Abstract translation: 半导体器件及其制造方法技术领域本发明涉及一种半导体器件及其制造方法，并且更具体地涉及与衬底的有源图案交叉的栅电极。 覆盖有源图案和栅电极的层间绝缘膜; 在层间绝缘膜中的第一下通路，第一下通路电连接到有源图案; 在层间绝缘膜中的第二下通路，第二下通路电连接到栅电极; 第一下部金属布线，沿第一方向延伸并且与层间绝缘膜上的第一下部通路直接接触; 第二下部金属布线，沿第一方向延伸并且与层间绝缘膜上的第二下部通路直接接触; 第一上部金属互连，其沿与第一方向交叉的第二方向延伸并且电连接到第一下部金属互连线和第二下部金属互连线上的第一下部金属互连; 以及第二上部金属互连，沿第二方向延伸并电连接到第一和第二下部金属互连线上的第二下部金属互连。 第一下通路与第二上金属互连垂直叠置，并且第二下通路与第一上金属互连垂直叠置。
-
公开(公告)号：KR1020160039526A
公开(公告)日：2016-04-11
申请号：KR1020150037521
申请日：2015-03-18
Applicant: 삼성전자주식회사
CPC classification number: H01L27/0207 , H01L27/0203 , H01L27/281
Abstract: 반도체설계방법및 설계시스템이제공된다. 상기반도체장치의설계방법은, 액티브영역(active region)과더미영역(dummy region)을포함하는표준셀 레이아웃(layout)을제공하고, 상기액티브영역내의제1 액티브핀과제2 액티브핀 사이의제1 핀피치(fin pitch) 및상기더미영역내의제1 더미핀과제2 더미핀 사이의제2 핀피치를결정하고, 상기제1 및제2 핀피치를이용하여, 상기액티브영역내에상기제1 및제2 액티브핀과, 상기더미영역내에상기제1 및제2 더미핀이배치되도록설계하고, 상기표준셀 레이아웃에대해검증(verification)을수행하는것을포함한다.
Abstract translation: 提供一种半导体器件的设计方法和半导体器件的设计系统。 设计半导体器件的方法包括：提供包括有源区和虚拟区的标准单元布局; 确定所述有源区域中的第一有源鳍片和第二有源鳍片之间的第一鳍片间距，以及所述虚拟区域中的第一虚拟鳍片和第二虚拟鳍片之间的第二鳍片间距; 使得第一和第二活动翅片可以使用第一和第二翅片间距布置在虚拟区域中的有源区域中的第一和第二虚拟翅片; 并验证标准单元布局。
-
公开(公告)号：KR101679684B1
公开(公告)日：2016-11-29
申请号：KR1020140175047
申请日：2014-12-08
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/336
Abstract: 반도체소자의제조방법은, 기판상에활성패턴및 상기활성패턴을가로지르는게이트전극을형성하는것, 상기게이트전극의일 측에상기활성패턴에연결되는제1 콘택을형성하는것, 상기게이트전극에연결되는제2 콘택을형성하는것, 및상기게이트전극의상기일 측에상기제1 콘택에연결되는제3 콘택을형성하는것을포함한다. 상기제3 콘택은상기제1 콘택과다른포토마스크를이용하여형성되고, 상기제3 콘택의하면의높이는상기제1 콘택의상면의높이보다낮다.
Abstract translation: 本发明涉及半导体器件的制造方法。 更具体地，本发明的目的是提供一种可以容易地制造的半导体器件的制造方法。 制造半导体器件的方法包括以下步骤：在衬底上形成与有源图案交叉的有源图案和栅电极; 形成在所述栅电极的一侧连接到所述有源图案的第一触点; 形成连接到所述栅电极的第二触点; 以及在所述栅电极的一侧上形成连接到所述第一触点的第三触点。 通过使用不同于第一接触中使用的光掩模形成第三触点，并且第三触点的底表面的高度低于第一触点的顶表面的高度。
-
公开(公告)号：KR1020150141777A
公开(公告)日：2015-12-21
申请号：KR1020140070272
申请日：2014-06-10
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/60
CPC classification number: H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/088 , H01L27/0886 , H01L27/11807 , H01L2027/11874 , H01L2924/0002 , H01L2924/00
Abstract: 논리셀은기판상의제1 레벨에형성된복수의도전영역과, 기판상의제1 레벨보다높은제2 레벨에서제1 방향으로연장되고, 비아콘택을통해복수의도전영역중에서선택되는제1 도전영역에연결되어있는제1 배선층과, 기판상의제2 레벨보다높은제3 레벨에서제1 방향과교차하는제2 방향으로연장되고, 복수의도전영역중에서선택되는제2 도전영역에연결되어있는제2 배선층과, 제1 배선층과이격된위치에서제2 도전영역으로부터제2 배선층까지연장되어있는딥 비아콘택을포함한다.
Abstract translation: 逻辑单元包括：形成在基板上的第一层上的导电区域; 第一线层，其在比衬底上的第一电平高的第二电平上在第一方向上延伸，并且通过通孔接触连接到在导电区域中选择的第一导电区域; 第二线层，其在与所述第一方向交叉的第二方向上在所述衬底上比所述第二电平高的第三电平上延伸，并且连接到从所述导电区域中选择的第二导电区域; 以及在与第一线层分离的位置从第二导电区延伸到第二线层的深通孔接触。
-
Patent Agency Ranking
公开(公告)号：KR1020140074673A
公开(公告)日：2014-06-18
申请号：KR1020120142902
申请日：2012-12-10
Applicant: 삼성전자주식회사
IPC: H01L27/105 , H01L21/336
CPC classification number: H01L27/088 , H01L21/76895 , H01L21/823475 , H01L23/485 , H01L27/0207 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device is provided. A plurality of transistors including first impurity regions is provided on a substrate. First contacts are extended from the first impurity regions in one direction. At least one long via commonly connecting the adjacent multiple first contacts among the first contacts is provided on the first contacts. A common conductive line is provided on the long via, is extended in the direction intersecting the one direction, and mutually and electrically connects the first impurity regions.
Abstract translation: 提供半导体器件。 包括第一杂质区的多个晶体管设置在基板上。 第一接触从一个方向上的第一杂质区延伸。 在第一触点上设置有至少一个通孔连接第一触点之间的相邻多个第一触点的长通孔。 在长通孔上设置公共导线，沿与一个方向相交的方向延伸，并且相互和电连接第一杂质区。
-
公开(公告)号：KR1020140029050A
公开(公告)日：2014-03-10
申请号：KR1020120096707
申请日：2012-08-31
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G06F17/5081 , H01L21/3086 , H01L21/0274 , G03F7/2063
Abstract: Provided is a method of forming a pattern for a double patterning technique applied to a target pattern of any shape. For this, the present invention provides a method of forming a pattern which includes: a step of defining a plurality of pitch violation patterns which corresponds to a region between a plurality of target patterns and touches the target patterns; and a step of forming an initial pattern which is defined by selecting one of a first region and a second region after the pitch violation patterns are divided into a first region and a second region adjacent to the first region.
Abstract translation: 提供一种形成用于任何形状的目标图案的双重图案化技术的图案的方法。 为此，本发明提供一种形成图案的方法，包括：定义多个对应于多个目标图案之间的区域并触摸目标图案的间距违规图案的步骤; 以及在将音调冲突图案分割成与第一区域相邻的第一区域和第二区域之后，形成通过选择第一区域和第二区域中的一个限定的初始图案的步骤。
-
公开(公告)号：KR102230450B1
公开(公告)日：2021-03-23
申请号：KR1020150037521
申请日：2015-03-18
Applicant: 삼성전자주식회사
Abstract: 반도체설계방법및 설계시스템이제공된다. 상기반도체장치의설계방법은, 액티브영역(active region)과더미영역(dummy region)을포함하는표준셀 레이아웃(layout)을제공하고, 상기액티브영역내의제1 액티브핀과제2 액티브핀 사이의제1 핀피치(fin pitch) 및상기더미영역내의제1 더미핀과제2 더미핀 사이의제2 핀피치를결정하고, 상기제1 및제2 핀피치를이용하여, 상기액티브영역내에상기제1 및제2 액티브핀과, 상기더미영역내에상기제1 및제2 더미핀이배치되도록설계하고, 상기표준셀 레이아웃에대해검증(verification)을수행하는것을포함한다.
-
公开(公告)号：KR1020170059371A
公开(公告)日：2017-05-30
申请号：KR1020160086996
申请日：2016-07-08
Applicant: 삼성전자주식회사
IPC: H01L29/772 , H01L29/423 , H01L29/51 , H01L29/06 , H01L27/06 , H01L27/02
Abstract: 본발명은반도체소자및 이의제조방법에관한것으로, 더욱상세하게는활성패턴을포함하는기판; 상기활성패턴을가로지르는게이트전극들; 상기게이트전극들사이의상기활성패턴내에배치된불순물영역들; 적어도하나의상기불순물영역들과전기적으로연결되는활성콘택; 적어도하나의상기게이트전극들과전기적으로연결되는게이트콘택; 및상기불순물영역들및 상기게이트전극들중 적어도하나와전기적으로연결되는도전구조체를포함한다. 상기활성콘택의상면, 상기게이트콘택의상면, 및상기도전구조체의상면은서로공면을이루며, 상기도전구조체의제1 부분의바닥면의높이는, 상기활성콘택의바닥면및 상기게이트콘택의바닥면보다더 높다.
-
公开(公告)号：KR1020170059363A
公开(公告)日：2017-05-30
申请号：KR1020160034831
申请日：2016-03-23
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/8238 , H01L21/762
Abstract: 본발명의실시예에따른반도체소자의제조방법은, 기판상에제 1 방향으로연장하는활성패턴들을정의하는제 1 트렌치들을형성하는단계, 제 2 방향으로제 1 폭을갖고제 1 방향으로연장하는제 1 마스크패턴들을형성하는단계, 제 2 방향으로제 2 폭을갖고제 1 방향으로연장하는제 2 마스크패턴을형성하는단계, 그리고제 1 마스크패턴들과제 2 마스크패턴을이용하여상기활성패턴들을식각하여활성영역을부분적으로정의하는제 2 트렌치를형성하는단계를포함할수 있다.
Abstract translation: 一种用于根据本发明的一个实施例制造半导体器件的方法包括形成第一沟槽用于限定在第一方向上在基片上延伸的有源图案，并具有第一宽度，在第一方向上延伸的第二方向上的步骤 形成第一掩模图案，形成在第一方向上和在第二方向上的第二宽度延伸的第二掩模图案的第二步骤的步骤，并且该任务2的第一掩模图案，其中通过使用掩模图案的有源图案 形成部分限定有源区的第二沟槽。
-
-
-
-
-
-
-
-
-
Search Results
24
records
(took 0.023 seconds)
