公开(公告)号：KR100593449B1

公开(公告)日：2006-06-28

申请号：KR1020040076665

申请日：2004-09-23

Applicant: 삼성전자주식회사

Inventor： 훠종량 ,  백승재 ,  여인석

IPC: H01L27/115 ,  H01L27/10 ,  H01L27/105

CPC classification number: H01L27/11521 ,  G11C16/0433 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/7883

Abstract: 하나의 단위 셀 내에 두 비트의 데이터를 저장하기에 적합한 고집적 반도체 기억소자들을 제공한다. 상기 단위 셀은 반도체기판 및 상기 반도체기판에 형성되고 서로 이격된 소오스 영역 및 드레인 영역을 포함한다. 상기 소오스/드레인 영역들 사이의 채널 영역 상부를 가로지르되, 상기 소오스 영역 및 상기 드레인 영역에 각각 인접한 제1 및 제2 데이터 라인들이 배치된다. 상기 제1 데이터 라인 및 상기 채널 영역 사이에 제1 MTJ 장벽층 패턴이 위치한다. 상기 제2 데이터 라인 및 상기 채널 영역 사이에 제2 MTJ 장벽층 패턴이 위치한다. 상기 제1 MTJ 장벽층 패턴 및 상기 채널 영역 사이에 제1 부유된 스토리지 노드가 위치한다. 상기 제2 MTJ 장벽층 패턴 및 상기 채널 영역 사이에 제2 부유된 스토리지 노드가 위치한다. 상기 제1 및 제2 데이터 라인들의 상부를 가로지르되, 상기 제1 및 제2 스토리지 노드들의 양 측벽들과 아울러서 상기 제1 및 제2 MTJ 장벽층 패턴들의 양 측벽들을 덮는 워드라인을 포함한다. 상기 반도체 기억소자들을 형성하는 방법들 또한 제공된다.
STTM 셀, 부유게이트, MTJ 층, 데이터라인, 워드라인

Abstract translation: 并提供高度集成的半导体存储器元件，适用于在一个单位单元中存储两位数据。 单位单元包括半导体衬底以及形成在半导体衬底中并且彼此间隔开的源极和漏极区域。 与源极区域和漏极区域相邻的第一和第二数据线分别横跨源极和漏极区域之间的沟道区域设置。 第一MTJ势垒层图案位于第一数据线和沟道区之间。 第二MTJ势垒层图案位于第二数据线与沟道区之间。 第一浮动存储节点位于第一MTJ势垒层图案和沟道区域之间。 第二浮动存储节点位于第二MTJ势垒层图案和沟道区域之间。 并且字线穿过第一和第二数据线的顶部并且覆盖第一和第二存储节点的两个侧壁以及第一和第二MTJ阻挡层图案的两个侧壁。 还提供了形成半导体存储元件的方法。

公开(公告)号：KR1020060027741A

公开(公告)日：2006-03-28

申请号：KR1020040076665

申请日：2004-09-23

Applicant: 삼성전자주식회사

Inventor： 훠종량 ,  백승재 ,  여인석

IPC: H01L27/115 ,  H01L27/10 ,  H01L27/105

CPC classification number: H01L27/11521 ,  G11C16/0433 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/7883

Abstract: 하나의 단위 셀 내에 두 비트의 데이터를 저장하기에 적합한 고집적 반도체 기억소자들을 제공한다. 상기 단위 셀은 반도체기판 및 상기 반도체기판에 형성되고 서로 이격된 소오스 영역 및 드레인 영역을 포함한다. 상기 소오스/드레인 영역들 사이의 채널 영역 상부를 가로지르되, 상기 소오스 영역 및 상기 드레인 영역에 각각 인접한 제1 및 제2 데이터 라인들이 배치된다. 상기 제1 데이터 라인 및 상기 채널 영역 사이에 제1 MTJ 장벽층 패턴이 위치한다. 상기 제2 데이터 라인 및 상기 채널 영역 사이에 제2 MTJ 장벽층 패턴이 위치한다. 상기 제1 MTJ 장벽층 패턴 및 상기 채널 영역 사이에 제1 부유된 스토리지 노드가 위치한다. 상기 제2 MTJ 장벽층 패턴 및 상기 채널 영역 사이에 제2 부유된 스토리지 노드가 위치한다. 상기 제1 및 제2 데이터 라인들의 상부를 가로지르되, 상기 제1 및 제2 스토리지 노드들의 양 측벽들과 아울러서 상기 제1 및 제2 MTJ 장벽층 패턴들의 양 측벽들을 덮는 워드라인을 포함한다. 상기 반도체 기억소자들을 형성하는 방법들 또한 제공된다.
STTM 셀, 부유게이트, MTJ 층, 데이터라인, 워드라인

公开(公告)号：KR100553687B1

公开(公告)日：2006-02-24

申请号：KR1020030034500

申请日：2003-05-29

Applicant: 삼성전자주식회사

Inventor： 백승재

IPC: H01L27/108

CPC classification number: H01L21/28273 ,  G11C16/0408 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11531 ,  H01L29/42328 ,  H01L29/513 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/7884 ,  Y10S257/90 ,  Y10S257/903 ,  Y10S257/904

Abstract: 축소가능한 2개의 트랜지스터 기억 소자 및 그 형성방법을 제공한다. 이 소자는 제1 영역과, 제1 영역의 양측과 접속하고 서로 평행한 한 쌍의 제2 영역들로 구성된 활성영역을 구비한다. 제1 영역 상에 다층 패턴이 배치된다. 적어도 다층 패턴의 일부측벽들을 덮고, 한 쌍의 제2 영역들을 가로지르는 제어 라인이 배치된다. 다층 패턴의 양측에 배치되되, 제어 라인 하부의 활성영역의 표면으로 이루어지는 소오스/드레인 영역들이 배치된다. 소오스/드레인 영역들은 제어 라인에 인가되는 소정의 전압에 의해 턴온될 수 있다. 이에 따라, 종래의 불순물확산층으로 이루어진 소오스/드레인 영역들간의 펀치스루 특성열화를 방지할 수 있다.

公开(公告)号：KR1020050121603A

公开(公告)日：2005-12-27

申请号：KR1020040046776

申请日：2004-06-22

Applicant: 삼성전자주식회사

Inventor： 백승재

IPC: H01L21/8247 ,  B82Y10/00

CPC classification number: H01L29/4234 ,  H01L27/11563 ,  H01L29/66833 ,  H01L29/792

Abstract: 프로파일드 터널 장벽을 갖는 플래시 메모리 소자 및 그 제조방법을 제공한다. 상기 플래시 메모리 소자는 반도체기판 상에 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 적어도 두층의 터널링층을 구비한다. 상기 터널링층 상에 나노결정 게르마늄 또는 나노결정 실리콘게르마늄 플로팅 게이트, 또는 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층이 배치된다. 상기 플로팅 게이트 또는 전하트랩층을 덮는 절연층이 배치된다. 상기 절연층 상에 콘트롤 게이트가 배치된다.

公开(公告)号：KR1020040103551A

公开(公告)日：2004-12-09

申请号：KR1020030034500

申请日：2003-05-29

Applicant: 삼성전자주식회사

Inventor： 백승재

IPC: H01L27/108

CPC classification number: H01L21/28273 ,  G11C16/0408 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11531 ,  H01L29/42328 ,  H01L29/513 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/7884 ,  Y10S257/90 ,  Y10S257/903 ,  Y10S257/904

Abstract: PURPOSE: Two reducible transistor memory devices and fabricating method thereof are provided to prevent the degradation of the punch-through characteristics by removing a demand of the source/drain regions for an impurity diffusion layer. CONSTITUTION: Two or more isolation patterns(116) are arranged on a predetermined region of a semiconductor substrate in order to define an active region including the first region and a pair of second regions. A multilayered pattern(124) includes a gate insulating pattern, a storage node, and a multi-tunnel junction barrier pattern. A data line(120a) is parallel to the second regions while passing over an upper surface of the multilayered pattern. A control line(132a) is used for covering partially sidewalls of the multilayered pattern and crossing the second regions. A source region(145a) and a drain region(145b) are arranged on both sides of the multilayered pattern. A gate interlayer dielectric is inserted between the control line and the sidewalls of the multilayered pattern and between the control line and the active region.

Abstract translation: 目的：提供两种可还原晶体管存储器件及其制造方法，以通过去除杂质扩散层的源极/漏极区域的需求来防止穿透特性的劣化。 构成：为了限定包括第一区域和一对第二区域的有源区域，在半导体衬底的预定区域上布置两个或更多隔离图案（116）。 多层图案（124）包括栅极绝缘图案，存储节点和多隧道结屏障图案。 数据线（120a）在穿过多层图案的上表面时平行于第二区域。 控制线（132a）用于覆盖多层图案的部分侧壁并与第二区域交叉。 源极区域（145a）和漏极区域（145b）布置在多层图案的两侧。 栅极层间电介质插入在控制线和多层图案的侧壁之间以及控制线和有源区之间。

公开(公告)号：KR1020110106683A

公开(公告)日：2011-09-29

申请号：KR1020100025873

申请日：2010-03-23

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  최시영 ,  이명범 ,  황기현 ,  백승재 ,  한정희

IPC: H01L27/10

CPC classification number: H01L27/11578 ,  H01L27/0688 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/1207

Abstract: 본 발명은 하부 메모리층 상에 절연층을 형성하고, 상기 절연층의 일부 영역에 단결정 반도체층을 형성함으로써, 신뢰성있는 적층형 반도체 소자를 제공한다. 본 발명의 일실시예에 따른 적층형 반도체 소자의 제조 방법은, 하부 메모리 구조물을 포함하는 하부 메모리층을 제공하는 단계; 하부 메모리층 상에 절연층을 형성하는 단계; 절연층의 일부를 제거하여 트렌치를 형성하는 단계; 트렌치를 매립하는 예비 반도체층을 형성하는 단계; 및 예비 반도체층을 상전이하여 단결정 반도체층을 형성하는 단계;를 포함한다.

公开(公告)号：KR1020090088651A

公开(公告)日：2009-08-20

申请号：KR1020080014063

申请日：2008-02-15

Applicant: 삼성전자주식회사

Inventor： 백승재 ,  최한메 ,  임주완 ,  김홍석 ,  이주열 ,  박광민 ,  최시영 ,  황기현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L21/0223 ,  H01L21/02252 ,  H01L21/0226 ,  H01L29/4234 ,  H01L29/66833

Abstract: A nonvolatile memory device and a manufacturing method thereof are provided to improve reliability of a device by preventing concentration of an electron in interface between a charge trapping layer and a blocking layer during a programming or removing operation. A tunnel layer(110) is formed on a semiconductor substrate(100). A charge trapping layer(120) is formed on the tunnel layer. A first blocking layer(132) is formed on the charge trapping layer. A second blocking layer(134) is formed on the first blocking layer, and is made of material having a dielectric constant higher than the first blocking layer. A gate electrode is formed on the second blocking layer. A band gap of the first blocking layer is arranged in the gate electrode, and includes a source/drain region.

Abstract translation: 提供非易失性存储器件及其制造方法，以通过在编程或去除操作期间防止电荷在电荷捕获层和阻挡层之间的界面中的浓缩来提高器件的可靠性。 隧道层（110）形成在半导体衬底（100）上。 在隧道层上形成电荷捕获层（120）。 在电荷俘获层上形成第一阻挡层（132）。 第一阻挡层（134）形成在第一阻挡层上，并且由具有高于第一阻挡层的介电常数的材料制成。 在第二阻挡层上形成栅电极。 第一阻挡层的带隙设置在栅电极中，并且包括源/漏区。

公开(公告)号：KR1020090025597A

公开(公告)日：2009-03-11

申请号：KR1020070090567

申请日：2007-09-06

Applicant: 삼성전자주식회사

Inventor： 박광민 ,  백승재 ,  황기현 ,  최시영 ,  임주완 ,  김홍석

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11568 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: A flash memory device and a manufacturing method thereof are provided to reduce the loss of the electron in a horizontal direction by changing the property of a charge trapping layer by implanting the ion to the outside of the cell of a charge trap layer. A semiconductor substrate includes an active region(100) restricted by an element isolation layer(110). A tunnel insulating layer(120) is formed on a semiconductor substrate. A charge trap layer is formed on the semiconductor substrate. A blocking insulation layer(140) is formed on the charge trap layer. A control electrode(150) crosses the charge trap layer. An upper part(130b) of the element isolation layer of the charge trap layer has the hopping mobility lower than the upper part(130a) of an active region of the charge trap layer.

Abstract translation: 提供了一种闪速存储器件及其制造方法，通过将电离离子注入到电荷陷阱层的电池的外部，通过改变电荷俘获层的性质来减小电子在水平方向上的损耗。 半导体衬底包括由元件隔离层（110）限制的有源区（100）。 隧道绝缘层（120）形成在半导体衬底上。 在半导体衬底上形成电荷陷阱层。 在电荷陷阱层上形成阻挡绝缘层（140）。 控制电极（150）穿过电荷陷阱层。 电荷陷阱层的元件隔离层的上部（130b）的跳跃迁移率低于电荷陷阱层的有源区的上部（130a）。

公开(公告)号：KR100702014B1

公开(公告)日：2007-03-30

申请号：KR1020050037244

申请日：2005-05-03

Applicant: 삼성전자주식회사

Inventor： 훠종량 ,  백승재 ,  여인석 ,  윤홍식 ,  김시은

IPC: H01L27/108 ,  H01L29/78

CPC classification number: H01L27/108 ,  H01L21/84 ,  H01L27/10802 ,  H01L27/1203 ,  H01L29/7841

Abstract: 수직 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 소자들을 제공한다. 상기 디램 소자들은 반도체기판 및 상기 반도체기판 상에 위치하고 서로 격리된 한 쌍의 제1 및 제2 플로팅 바디들을 구비한다. 상기 제1 및 제2 플로팅 바디들의 하부 및 상부에 소오스 영역 및 드레인 영역이 위치한다. 상기 제1 및 제2 플로팅 바디들 사이에 개재된 게이트 전극이 배치된다. 상기 디램 소자들의 제조방법들 또한 제공한다.
단일 트랜지스터 플로팅 바디 디램 셀, 플로팅 바디, 게이트 전극, 소오스 영역, 드레인 영역

公开(公告)号：KR1020070013072A

公开(公告)日：2007-01-30

申请号：KR1020050067426

申请日：2005-07-25

Applicant: 삼성전자주식회사

Inventor： 윤홍식 ,  여인석 ,  백승재 ,  훠종량 ,  김시은

IPC: H01L27/108

CPC classification number: H01L27/10855 ,  H01L27/10808 ,  H01L28/91

Abstract: A DRAM device having capacitors is provided to laterally increase the effective surface area of a storage node electrode by disposing storage node electrodes in two layers. A first interlayer dielectric(125) is disposed on a semiconductor substrate(100). A first storage node contact plug(127) penetrates the first interlayer dielectric. A first storage node electrode(129) is disposed on the first interlayer dielectric, electrically connected to the first storage node contact plug. A first dielectric layer(131) is conformally disposed on the semiconductor substrate having the first storage node electrode. A first upper electrode(133) is disposed on the first dielectric layer. A second interlayer dielectric(135) is disposed on the first upper electrode. A second storage node contact plug(141) penetrates the second interlayer dielectric, the first upper electrode, the first dielectric layer and the first interlayer dielectric. A second storage node electrode(143) is disposed on the second interlayer dielectric, electrically connected to the second storage node contact plug. The second storage node electrode overlaps at least a part of the first storage node electrode. A second dielectric layer(145) is disposed on the semiconductor substrate having the second storage node electrode. A second upper electrode(147) is disposed on the second dielectric layer.

Abstract translation: 提供具有电容器的DRAM装置，通过将存储节点电极设置在两层中来横向地增加存储节点电极的有效表面积。 第一层间电介质（125）设置在半导体衬底（100）上。 第一存储节点接触插塞（127）穿透第一层间电介质。 第一存储节点电极（129）设置在第一层间电介质上，电连接到第一存储节点接触插塞。 第一电介质层（131）共形地设置在具有第一存储节点电极的半导体衬底上。 第一上电极（133）设置在第一电介质层上。 第二层间电介质（135）设置在第一上电极上。 第二存储节点接触插塞（141）穿透第二层间电介质，第一上电极，第一电介质层和第一层间电介质。 第二存储节点电极（143）设置在第二层间电介质上，电连接到第二存储节点接触插塞。 第二存储节点电极与第一存储节点电极的至少一部分重叠。 在具有第二存储节点电极的半导体衬底上设置第二电介质层（145）。 第二上电极（147）设置在第二电介质层上。