公开(公告)号：KR1020110012706A

公开(公告)日：2011-02-09

申请号：KR1020090070537

申请日：2009-07-31

Applicant: 삼성전자주식회사

Inventor： 강태규 ,  신화수 ,  한준수

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H05K1/111 ,  H01L23/13 ,  H01L23/49838 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/05554 ,  H01L2224/32225 ,  H01L2224/4809 ,  H01L2224/48091 ,  H01L2224/48108 ,  H01L2224/4824 ,  H01L2224/48465 ,  H01L2224/49171 ,  H01L2224/73215 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10161 ,  H01L2924/10253 ,  H05K2201/09381 ,  H05K2201/094 ,  H05K2201/09709 ,  H05K2203/049 ,  Y02P70/611 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/85399 ,  H01L2224/05599

Abstract: PURPOSE: A wiring substrate for a semiconductor chip and a semiconductor package having a wiring substrate are provided to prevent the poor connection between first and second pads by including an end part with an included side having a certain angle in the window of a substrate to correspond to the lead out angle of a bonding wire. CONSTITUTION: A substrate(110) comprises first side and second sides which are opposite to each other. A window is penetrated through the substrate and is formed at the center of the substrate. A semiconductor chip(200) is adhered on the first side of the substrate. A plurality bonding pads are arrange on the second side along one side of the window. The bonding pad is connected to the chip pad of the semiconductor chip through a bonding wire.

Abstract translation: 目的：提供一种用于半导体芯片的布线基板和具有布线基板的半导体封装，以通过在基板的窗口中包括具有一定角度的端部的端部包括在第一和第二焊盘之间的连接来对应 达到接合线的引出角度。 构成：衬底（110）包括彼此相对的第一侧面和第二侧面。 窗口穿过衬底并形成在衬底的中心。 半导体芯片（200）粘附在基板的第一侧上。 多个接合焊盘沿着窗口的一侧布置在第二侧上。 接合焊盘通过接合线连接到半导体芯片的芯片焊盘。

公开(公告)号：KR1020090086741A

公开(公告)日：2009-08-14

申请号：KR1020080012188

申请日：2008-02-11

Applicant: 삼성전자주식회사

Inventor： 정기현 ,  박재용 ,  김희석 ,  신화수 ,  김중현

IPC: H01L21/60

CPC classification number: B23K1/0016 ,  B23K1/0053 ,  B23K1/008 ,  B23K1/206 ,  B23K2201/42 ,  H01L23/49816 ,  H01L24/13 ,  H01L24/16 ,  H01L25/105 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/01077 ,  H01L2924/01079 ,  H01L2924/01327 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/3651 ,  H05K3/3436 ,  H05K3/3463 ,  H05K2201/10734 ,  H01L2224/05599

Abstract: A lead-free solder and a semiconductor package including the same are provided to obtain high resistance about the mechanical impact and thermal stress by including the silver above 3.5 wt% and the copper below the 0.5 wt%. A semiconductor package includes a first printed circuit board(102), a second printed circuit board(202), a lead free solder ball(103), and at least one semiconductor chip(101). The first printed circuit board includes a solder pad. The lead free solder ball is attached to the solder pad of the first printed circuit board. The lead free solder ball contains the silver of 3.5 to 6.0 wt%, the copper of 0.05 to 0.5w%, and the tin. The semiconductor chip is formed in the first printed circuit board. The second printed circuit board is electrically connected to the lead free solder ball.

Abstract translation: 提供无铅焊料和包括其的半导体封装以通过将银包含在3.5重量％以上并且铜低于0.5重量％来获得关于机械冲击和热应力的高电阻。 半导体封装包括第一印刷电路板（102），第二印刷电路板（202），无铅焊球（103）和至少一个半导体芯片（101）。 第一印刷电路板包括焊盘。 无铅焊球附着在第一印刷电路板的焊盘上。 无铅焊球含有3.5〜6.0重量％的银，0.05〜0.5重量％的铜和锡。 半导体芯片形成在第一印刷电路板中。 第二印刷电路板电连接到无铅焊球。

公开(公告)号：KR1020080041433A

公开(公告)日：2008-05-13

申请号：KR1020060109524

申请日：2006-11-07

Applicant: 삼성전자주식회사

Inventor： 천대상 ,  고준영 ,  김상준 ,  신화수

IPC: H01L23/12

CPC classification number: H01L2224/32145 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/49113 ,  H01L2224/73265 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: A chip stack package is provided to prevent a first bonding wire from coming in contact with the lower surface of a second semiconductor chip by forming a protection layer on the lower surface of the second semiconductor chip. A first semiconductor chip(200) is mounted on a substrate, including a first bonding pad. The substrate is electrically connected to the first bonding pad by a first bonding wire(500). A second semiconductor chip(300) is mounted on the first semiconductor chip, including a second bonding pad. The substrate is electrically connected to the second bonding pad by a second bonding wire(600). A protection layer(220) is positioned under the second semiconductor chip to prevent the lower surface of the second semiconductor chip from coming in contact with the first bonding wire. The first bonding wire, the second bonding wire, the first semiconductor chip and the second semiconductor chip can be surrounded by encapsulation resin(400).

Abstract translation: 提供了一种芯片堆叠封装以通过在第二半导体芯片的下表面上形成保护层来防止第一接合线与第二半导体芯片的下表面接触。 第一半导体芯片（200）安装在包括第一焊盘的基板上。 基板通过第一接合线（500）与第一接合焊盘电连接。 第二半导体芯片（300）安装在第一半导体芯片上，包括第二焊盘。 基板通过第二接合线（600）与第二接合焊盘电连接。 保护层（220）位于第二半导体芯片的下方，以防止第二半导体芯片的下表面与第一接合线接触。 第一接合线，第二接合线，第一半导体芯片和第二半导体芯片可以被封装树脂（400）包围。

公开(公告)号：KR100825793B1

公开(公告)日：2008-04-29

申请号：KR1020060111226

申请日：2006-11-10

Applicant: 삼성전자주식회사

Inventor： 김군우 ,  김희석 ,  김상준 ,  신화수

IPC: H01L21/60 ,  H01L23/48 ,  H01L23/522

CPC classification number: H01L23/5389 ,  H01L24/24 ,  H01L24/25 ,  H01L24/50 ,  H01L24/82 ,  H01L24/86 ,  H01L24/97 ,  H01L25/0657 ,  H01L2224/24051 ,  H01L2224/24226 ,  H01L2224/24998 ,  H01L2224/25171 ,  H01L2224/25175 ,  H01L2224/32145 ,  H01L2224/76155 ,  H01L2224/82102 ,  H01L2224/97 ,  H01L2225/06579 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01049 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/1815 ,  H01L2224/86 ,  H01L2224/82

Abstract: An interconnection film having an interconnection is provided to solve a problem of a loop height in a wire bonding method by electrically connecting a substrate pad electrode and a chip pad electrode by an interconnection film with an interconnection. A first interconnection is disposed on a first surface of a base film(30). First bumps(33,35) are formed on the ends of the first interconnection, respectively. The first interconnection and the first bumps are covered with a first adhesion layer(37). With respect to the first surface of the base film, the height of the first adhesion layer cannot be lower than that of the first bump. A first passivation layer(41) can be disposed on the first adhesion layer.

Abstract translation: 提供具有互连的互连膜，以通过利用互连的互连膜电连接衬底焊盘电极和芯片焊盘电极来解决引线接合方法中的环路高度的问题。 第一互连设置在基膜（30）的第一表面上。 第一凸起（33,35）分别形成在第一互连的端部上。 第一互连和第一凸起被第一粘合层（37）覆盖。 相对于基膜的第一表面，第一粘合层的高度不能低于第一凸块的高度。 第一钝化层（41）可以设置在第一粘合层上。

公开(公告)号：KR100817049B1

公开(公告)日：2008-03-26

申请号：KR1020050073001

申请日：2005-08-09

Applicant: 삼성전자주식회사

Inventor： 천대상 ,  고준영 ,  김상준 ,  신화수

IPC: H01L21/301

CPC classification number: H01L21/67132

Abstract: 본 발명은 웨이퍼의 다이싱 공정에 의해 웨이퍼 칩, 다이부착필름과 기저필름의 절단면 상에 발생하는 접착제 성분의 고착물을 제거하으로써, 신뢰성있는 반도체 소자의 패키징 방법을 제공할 수 있는 패키징을 위한 웨이퍼 칩의 제조 방법을 제공한다. 본 발명은, 웨이퍼를 제공하는 단계; 상기 웨이퍼의 이면 상에 상기 웨이퍼를 지지하며, 부착층 및 기저필름층을 포함하는 제 1 기저필름을 부착하는 단계; 상기 제 1 기저필름이 부착된 웨이퍼를 다이싱하여 웨이퍼 칩을 형성하는 단계; 상기 웨이퍼 칩으로부터 상기 제 1 기저필름을 분리시키는 단계; 상기 웨이퍼 칩의 상기 제 1 기저필름이 분리된 측 상에 상기 웨이퍼 칩을 지지하며, 부착층 및 기저필름층을 포함하는 제 2 기저필름을 다시 부착하는 단계를 포함하는 패키징을 위한 웨이퍼 칩의 제조 방법에 관한 것이다.
웨이퍼 칩, 다이싱(dicing), 다이부착필름(die attach film), 픽업 니들(pick-up niddle)

公开(公告)号：KR1020070034200A

公开(公告)日：2007-03-28

申请号：KR1020050088602

申请日：2005-09-23

Applicant: 삼성전자주식회사

Inventor： 고준영 ,  신화수 ,  천대상 ,  김상준

IPC: H01L21/60 ,  H01L23/12

CPC classification number: H01L2224/48091 ,  H01L2224/4824 ,  H01L2924/15311 ,  H01L2924/00014

Abstract: 본 발명은 접착층을 갖는 적층 패키지 및 그의 제조 방법에 관한 것으로, 팬-아웃(fan-out) 타입의 보드 온 칩(Board On Chip; BOC) 패키지는 적층하는 과정과 적층 패키지를 기판에 실장하는 과정에서 작용하는 열적 스트레스로 인해 휨이나 솔더 접합 불량이 발생된다.
본 발명은 상기한 문제를 해소하기 위해서, 하부 패키지의 반도체 칩과 상부 패키지의 수지 봉합부 양쪽의 배선기판 하부면에 열압착으로 개재된 접착층을 갖는 적층 패키지 및 그의 제조 방법을 제공한다. 본 발명에 따르면, 상부 및 상부 패키지 사이에 접착층을 열압착하는 과정에서 열압착기가 하부 및 상부 패키지의 수평도를 맞추어 주기 때문에, 적층하는 과정에서 작용하는 열적 스트레스에 따른 휨이 발생되는 것을 억제하여 솔더 접합 불량이 발생되는 것을 막을 수 있다. 또한 비록 하부 및 상부 패키지에 휨이 발생되었다 하더라도 접착층을 열압착하는 과정에서 휨을 수정할 수 있다. 그리고 접착층을 갖는 적층 패키지를 모기판이나 모듈용 기판에 솔더 접합할 때, 작용하는 열적 스트레스는 접착층이 흡수하기 때문에, 적층 패키지의 휨이나 솔더 접합 불량이 발생되는 것을 억제할 수 있다.
비오씨(BOC), 휨, 솔더 접합, 솔더 오픈, 적층

公开(公告)号：KR1020060058376A

公开(公告)日：2006-05-30

申请号：KR1020040097389

申请日：2004-11-25

Applicant: 삼성전자주식회사

Inventor： 한만희 ,  고준영 ,  전종근 ,  신화수 ,  김군우

IPC: H01L23/12 ,  H01L25/065

CPC classification number: H01L25/074 ,  H01L21/563 ,  H01L23/041 ,  H01L23/49816 ,  H01L24/12 ,  H01L25/0657

Abstract: 본 발명은 플립 칩 또는 웨이퍼 레벨 패키지와 같은 베어 칩 패키지를 단위 패키지로 사용하는 적층 패키지와 그 제조 방법에 관한 것이다. 각각의 단위 패키지는 캐버티가 형성된 배선 구조물과 캐버티 안에 부착되는 집적회로 칩을 포함한다. 상부 단위 패키지의 집적회로 칩에 형성된 칩 범프와 배선 구조물에 형성된 접속 범프는 하부 단위 패키지의 배선 구조물에 형성된 범프 랜드에 접합된다. 범프 랜드는 회로 배선에 의하여 서로 연결되며 배선 구조물의 가장자리부에 형성된 금속 기둥을 통하여 다시 아래쪽 접속 범프에 연결된다. 배선 구조물에는 관통 홈이 형성되며, 단위 패키지의 적층 후 관통 홈을 통하여 일괄적으로 언더필 공정을 수행할 수 있다.
적층 패키지, 베어 칩 패키지, 배선 구조물, 캐버티, 언더필 물질

公开(公告)号：KR1020060036648A

公开(公告)日：2006-05-02

申请号：KR1020040085702

申请日：2004-10-26

Applicant: 삼성전자주식회사

Inventor： 정기현 ,  김희석 ,  전종근 ,  신화수

IPC: H01L21/56

Abstract: 본 발명은 활성면에 복수개의 전극 패드들이 형성된 반도체 칩과, 반도체 칩을 지지하고 본딩 와이어에 의해 상기 전극 패드와 전기적으로 접속된 기판과, 반도체 칩을 봉지하는 몰딩부 및 몰딩부의 표면에 흡습 정도에 따라 색이 변하는 습기 변색 화합물이 코팅되어 형성된 습도 표시부를 포함하는 것을 특징으로 하는 습도 표시부를 구비한 반도체 칩 패키지에 관한 것이다. 이에 따르면, 반도체 칩 패키지 자체가 습도 표시부를 포함하게 되므로 반도체 칩 패키지의 흡습 정도를 수시로 확인 할 수 있다.
반도체 칩, 기판, 전극 패드, 솔더 범프, 몰딩부, 습도 표시부

公开(公告)号：KR1020060029720A

公开(公告)日：2006-04-07

申请号：KR1020040077854

申请日：2004-09-30

Applicant: 삼성전자주식회사

Inventor： 김재홍 ,  전종근 ,  신화수

IPC: H01L23/12 ,  H01L23/50

CPC classification number: H01L23/4093 ,  H01L23/49816 ,  H01L24/72

Abstract: 본 발명은 바이메탈 클립이 결합된 반도체 소자에 관한 것으로, 반도체 패키지를 적층하거나 반도체 패키지를 기판에 실장할 때 양호한 솔더 접합성을 확보하고, 반복적인 리플로우에 따른 반도체 소자의 휨을 억제하기 위해서, 반도체 소자의 양면에 바이메탈 소재의 클립이 결합된 바이메탈 클립이 결합된 반도체 소자를 제공한다. 즉 바이메탈 소재의 클립을 적층 패키지나 모듈의 상하부면에 결합함으로써, 적층된 반도체 패키지들 사이 또는 반도체 패키지와 기판 사이의 전기적 연결을 위한 솔더 리플로우 공정에서 소정의 압력으로 전기적 연결 부분을 눌러주기 때문에, 양호한 솔더 접합성의 확보와 더불어 반도체 패키지들이 휘는 불량을 억제할 수 있다.
그리고 바이메탈 클립은 금속으로 반도체 소자의 열방출 특성을 향상시킬 수 있고, 열방출 특성을 더욱 향상시키기 위해서 반도체 소자와 바이메탈 클립 사이에 접착제를 개재할 수도 있다. 또는 반도체 소자에 작용하는 기계적인 스트레스를 줄이기 위해서, 반도체 소자의 양면을 압착하는 부분을 요철판 형태로 형성할 수 있다. 또는 여러개의 반도체 패키지가 모듈용 기판에 실장된 모듈의 경우, 반도체 패키지에 각기 독립적으로 바이메탈 클립을 결합할 수도 있다. 물론 모듈용 기판을 중심으로 양면에 반도체 패키지가 실장된 경우, 모듈용 기판을 사이에 두고 상하에 위치하는 반도체 패키지를 쌍으로 바이메탈 클립이 결합된다.
바이메탈, 클립, 클램프, 적층, 모듈

公开(公告)号：KR1020060003429A

公开(公告)日：2006-01-11

申请号：KR1020040052310

申请日：2004-07-06

Applicant: 삼성전자주식회사

Inventor： 천대상 ,  김재홍 ,  김희석 ,  전종근 ,  신화수

IPC: H01L21/78

CPC classification number: H01L21/78 ,  H01L21/6835 ,  H01L2221/6834 ,  H01L2221/68354 ,  H01L2221/68368

Abstract: 본 발명의 반도체소자 제조를 위한 반도체웨이퍼 처리방법은, 제1 표면과 제1 표면과 반대이면서 회로패턴이 형성되는 제2 표면을 갖는 반도체웨이퍼의 제2 표면에 일정 깊이의 홈을 형성하는 단계와, 홈이 파여진 제2 표면 위에 보호용 테이프의 제1 면을 부착시키는 단계와, 보호용 테이프의 제1 면과 반대되는 제2 면에 고정용 테이프를 부착시켜 반도체웨이퍼의 제1 표면이 상부에 배치되도록 하는 단계와, 반도체웨이퍼의 제1 표면을 일정 두께만큼 제거하여 홈에 의해 구분되는 칩을 상호 분리시키는 단계와, 그리고 분리된 칩의 제1 표면이 상부에 위치하도록 다이부착설비로 공급하는 단계를 포함한다.