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公开(公告)号：KR1020170032144A
公开(公告)日：2017-03-22
申请号：KR1020150169706
申请日：2015-12-01
Applicant: 삼성전자주식회사
Abstract: 메모리장치의 ECC 제어방법에따라서, 셀특성에따라서복수의셀 그룹들로메모리셀들을그룹화하고, 에러체크및 정정(ECC: error check and correction)의단위에해당하는 ECC 섹터내에상기셀 그룹들의각각에속하는메모리셀들이균일하게포함되도록상기메모리셀들의데이터입출력순서를재배열한다. 하는단계를포함한다. 셀특성에따른에러비트수준의균일화를통해 ECC 섹터의최대에러비트수준을감소할수 있고, 이러한 ECC 섹터의최대에러비트수준의감소를통하여불량구제율을높이고메모리장치의수율, 성능및 수명을향상시킬수 있다.
Abstract translation: 根据存储器件的ECC控制方法，存储器单元根据单元特性被分组为多个单元组，并且每个单元组被分组到与错误校验和纠错（ECC）相对应的ECC扇区中， 并且重新排列存储单元的数据输入/输出顺序，使得属于存储单元的存储单元被均匀地包括在内。 和步骤。 通过位电平的均匀性误差可以减小到ECC扇区的错误位的水平，增加了故障救济率通过减少这些ECC扇区的最大误差比特级别的根据电池特性提高了存储装置的成品率，性能和寿命 你可以。
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12.发明公开증폭 회로, 그것을 갖는 출력 회로, 비휘발성 메모리 장치, 메모리 시스템, 및 메모리 카드, 그리고 그것의 데이터 출력 방법 有权感应放大电路，输出电路，非易失性存储器件，存储器系统及具有该存储器系统的存储卡及其数据输出方法
公开(公告)号：KR1020120108882A
公开(公告)日：2012-10-05
申请号：KR1020110042986
申请日：2011-05-06
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C7/18 , G11C16/08 , G11C2216/14
Abstract: PURPOSE: An amplification circuit, an output circuit including the same, a nonvolatile memory device, a memory system, a memory card, and a data outputting method thereof are provided to output data at a high speed by using a differential sensing method. CONSTITUTION: A memory cell array(110) includes a plurality of memory blocks. Page buffer latches latch data read from memory cells. Sub data lines receive voltages corresponding to latched data in response to latch addresses. A data line(DL) connects the sub data lines in a sensing operation. A current path is formed in a reference data line(DLref) in the sensing operation. A sensing amplification circuit(140) differentially senses the data line and the reference data line in the sensing operation and outputs data corresponding to a sensing result.
Abstract translation: 目的：提供一种放大电路，包括该放大电路的输出电路，非易失存储器件，存储器系统，存储卡及其数据输出方法，以通过使用微分检测方法高速输出数据。 构成：存储单元阵列（110）包括多个存储块。 页缓冲器锁存从存储单元读取的数据。 子数据线响应于锁存地址接收对应于锁存数据的电压。 数据线（DL）在感测操作中连接子数据线。 在感测操作中，在参考数据线（DLref）中形成电流路径。 感测放大电路（140）在感测操作中差分地感测数据线和参考数据线，并且输出与感测结果对应的数据。
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公开(公告)号：KR100818717B1
公开(公告)日：2008-04-02
申请号：KR1020070005648
申请日：2007-01-18
Applicant: 삼성전자주식회사
Inventor： 임재우
IPC: G11C16/10
CPC classification number: G11C16/10 , G11C11/5628 , G11C16/3454 , G11C2211/5621
Abstract: A nonvolatile semiconductor memory device and a program method of the same are provided to reduce floating gate coupling influence as reducing the number of programs, when program of the nonvolatile semiconductor memory device with plural states is performed. A memory cell array(60) comprises at least one memory cell capable of having threshold voltage distributions corresponding to each data state. A column selection part(50) selects a bit line comprised in the memory cell array. An input/output buffer stores data to be programmed in the memory cell array or data outputted from the memory cell array temporarily. A write driver(30) programs data stored in the input/output buffer into a memory cell selected by the column selection part among memory cells included in the memory cell array. A controller(10) controls the write driver to program a cell to be programmed with a first data state to correspond to threshold voltage distribution corresponding to the first data state.
Abstract translation: 提供一种非易失性半导体存储器件及其编程方法，用于当执行具有多种状态的非易失性半导体存储器件的程序时，减少浮动栅极耦合影响，减少程序数量。 存储单元阵列（60）包括能够具有对应于每个数据状态的阈值电压分布的至少一个存储单元。 列选择部件（50）选择存储单元阵列中包含的位线。 输入/输出缓冲器将要编程的数据临时存储在存储单元阵列或从存储单元阵列输出的数据中。 写驱动器（30）将存储在输入/输出缓冲器中的数据编程到由存储单元阵列中包括的存储单元之中的列选择部分选择的存储单元。 控制器（10）控制写入驱动器以对应于与第一数据状态对应的阈值电压分布的第一数据状态对要编程的单元进行编程。
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公开(公告)号：KR100729355B1
公开(公告)日：2007-06-15
申请号：KR1020050059781
申请日：2005-07-04
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5642 , G11C16/24 , G11C16/26
Abstract: 본 발명은 워드라인 전압을 증가하면서 멀티 레벨 셀을 센싱하는 노어 플래시 메모리 장치 및 그것의 읽기 방법에 관한 것이다. 본 발명에 따른 노어 플래시 메모리 장치는 멀티 레벨 셀, 프리차지 회로, 디스차지 회로, 그리고 데이터 래치회로를 포함한다. 멀티 레벨 셀은 비트라인과 소스라인 사이에 연결되며 워드라인의 전압 레벨과 그것의 문턱전압에 따라 온 셀 또는 오프 셀로 센싱된다. 프리차지 회로는 비트라인을 충전하기 위한 회로이고, 디스차지 회로는 비트라인을 방전하기 위한 회로이다. 그리고 데이터 래치회로는 워드라인의 전압 레벨에 따라 읽기 동작을 수행한 결과 멀티 레벨 셀이 온 셀인 경우에, 프리차지 회로를 제어하여 비트라인에 전원전압이 제공되는 것을 차단하고, 디스차지 회로를 제어하여 디스차지 회로를 통해 비트라인의 전하가 방전되도록 한다. 본 발명에 의하면, 메모리 셀이 온 셀로 센싱되면 그 이후의 센싱 단계에서는 상기 메모리 셀에 흐르는 불필요한 전류소비를 줄일 수 있고, 소스 라인 전압의 증가로 인한 센싱 동작의 불안정 문제를 해결할 수 있다.
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公开(公告)号：KR1020070034322A
公开(公告)日：2007-03-28
申请号：KR1020050088872
申请日：2005-09-23
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 장치의 싱글 라인 데이터 전송 시스템에 관한 것으로, 데이터 송신부와; 기준전압 레벨로 프리차지되는 데이터 라인과; 상기 데이터 송신부로부터의 데이터 전송에 따른 상기 데이터 라인의 전위 변동을 상기 기준전압에 대비하여 감지하는 데이터 수신부를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR1020070013890A
公开(公告)日：2007-01-31
申请号：KR1020050068561
申请日：2005-07-27
Applicant: 삼성전자주식회사
CPC classification number: G11C16/12 , G11C16/3454
Abstract: A NOR flash memory device and a program method thereof are provided to obtain accurate program verifying result, by preventing the voltage increase of a source line during a program verifying operation. According to a program method of a NOR flash memory device, data stored in a data buffer(130) are programmed in a memory cell(MC1). During a program verifying operation, current supply to the memory cell from a sense amplifier(100) is controlled according to the data stored in the data buffer. When the data stored in the memory cell require program verifying, a current is supplied from the sense amplifier to the memory cell.
Abstract translation: 提供NOR闪存器件及其编程方法，以通过在程序验证操作期间防止源极线的电压增加来获得准确的程序验证结果。 根据NOR闪存器件的编程方法，存储在数据缓冲器（130）中的数据被编程在存储器单元（MC1）中。 在程序验证操作期间，根据存储在数据缓冲器中的数据来控制来自读出放大器（100）的存储单元的电流供给。 当存储在存储单元中的数据需要程序验证时，从读出放大器向存储单元提供电流。
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公开(公告)号：KR100490084B1
公开(公告)日：2005-05-17
申请号：KR1020020055290
申请日：2002-09-12
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/82 , G11C29/846 , G11C2216/22
Abstract: 효율적인 리던던시 구제율을 갖는 반도체 메모리 장치가 개시된다. 본 발명의 반도체 메모리 장치는 다수개의 뱅크들, 독출용 로우 디코더, 독출용 칼럼 디코더, 기입용 로우 디코더, 기입용 칼럼 디코더, 뱅크 비지 발생부, 독출 리던던시 정보 저장 장치, 그리고 기입 리던던시 정보 저장 장치를 포함한다. 뱅크들은 행들 및 열들로 복수개의 메모리 셀들이 배열된다. 독출용 로우 디코더와 독출용 칼럼 디코더는 뱅크들 각각에 연결되고 독출 동작시 메모리 셀들의 워드라인들과 비트라인들을 각각 선택한다. 기입용 로우 디코더와 기입용 칼럼 디코더는 뱅크들 각각에 연결되고 기입 동작시 메모리 셀들의 워드라인들과 비트라인들을 선택한다. 뱅크 비지 발생부는 뱅크들 각각의 독출 동작과 기입 동작을 지시하는 뱅크 비지 신호를 발생한다. 독출 리던던시 정보 저장 장치는 뱅크들의 독출 동작시 나타나는 불량 셀들을 리던던시 메모리 셀들로 대체하는 독출 리던던시 정보를 저장하고, 기입 리던던시 정보 저장 장치는 뱅크들의 기입 동작시 나타나는 불량 셀들을 리던던시 메모리 셀들로 대체하는 기입 리던던시 정보를 저장한다. 따라서, 본 발명의 반도체 메모리 장치는 각각의 뱅크 마다 리던던시 저장 장치를 둘 필요가 없이, 독출 동작시 발생한 불량 셀들을 독출 리던던시 저장 정보 장치를 통해, 그리고 기입 동작시 발생한 불량 셀들을 기입 리던던시 저장 정보 장치를 통해 구제하기 때문에, 칩 면적이 크지 않으면서 리던던시 구제율이 높다.
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公开(公告)号：KR1020040023856A
公开(公告)日：2004-03-20
申请号：KR1020020055290
申请日：2002-09-12
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/82 , G11C29/846 , G11C2216/22
Abstract: PURPOSE: A semiconductor memory device having an efficient redundancy restoration rate is provided to enhance the efficiency of redundancy by classifying bad cells related a read operation and a write operation. CONSTITUTION: A semiconductor memory device having an efficient redundancy restoration rate includes a plurality of banks(301,302), a plurality of read row decoders(311,312) and a plurality of read column decoders(331,332), a plurality of write row decoders(321,322) and a plurality of write column decoders(341,342), a bank busy generator, a read redundancy information storage unit, and a write redundancy information storage unit. The banks(301,302) are formed with a plurality of memory cells. The read row decoders(311,312) and the read column decoders(331,332) are used for selecting word lines and bit lines of the memory cells in a read process. The write row decoders(321,322) and the write column decoders(341,342) are used for selecting word lines and bit lines of the memory cells in a write process. The bank busy generator is used for generating a bank busy signal. The read redundancy information storage unit stores the address information of bad cells as the read redundancy information. The write redundancy information storage unit stores the address information of bad cells as the write redundancy information.
Abstract translation: 目的：提供一种具有高效冗余恢复率的半导体存储器件，通过对与读取操作和写入操作相关的坏单元进行分类来提高冗余效率。 构成：具有有效的冗余恢复率的半导体存储器件包括多个存储体（301,302），多个读取行解码器（311,312）和多个读取列解码器（331,332），多个写入行解码器（321,322） 以及多个写列解码器（341,342），存储体忙生成器，读冗余信息存储单元和写冗余信息存储单元。 存储体（301,302）形成有多个存储单元。 读取行解码器（311,312）和读取列解码器（331,332）用于在读取处理中选择存储单元的字线和位线。 写入行解码器（321,322）和写入列解码器（341,342）用于在写入处理中选择存储单元的字线和位线。 银行忙发电机用于产生银行忙信号。 读冗余信息存储单元将坏单元的地址信息存储为读冗余信息。 写入冗余信息存储单元将坏单元的地址信息存储为写入冗余信息。
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19.发明授权증폭 회로, 그것을 갖는 출력 회로, 비휘발성 메모리 장치, 메모리 시스템, 및 메모리 카드, 그리고 그것의 데이터 출력 방법 有权放大电路，具有该电路的输出电路，非易失性存储装置，存储器系统和存储卡及其数据输出方法
公开(公告)号：KR101800447B1
公开(公告)日：2017-11-23
申请号：KR1020110042986
申请日：2011-05-06
Applicant: 삼성전자주식회사
Abstract: 여기서는비휘발성메모리장치의출력회로를제공한다. 본발명의출력회로는, 메모리셀들로부터읽어온데이터를래치하는페이지버퍼래치들, 상기래치된데이터에대응하는전압들을래치어드레스들에응답하여입력받는서브데이터라인들, 감지동작시상기서브데이터라인들을연결하는데이터라인; 상기감지동작시전류패스가형성되는기준데이터라인, 및상기감지동작시상기기준데이터라인과상기데이터라인을차동감지하고, 상기감지결과에대응하는데이터를출력하는감지증폭회로를포함한다. 본발명에따른비휘발성메모리장치는차동감지방법으로데이터를출력함으로써, 고속으로데이터출력동작을수행할수 있다. 또한, 본발명에따른비휘발성메모리장치는, 데이터라인들과대응하는기준데이터라인들사이를차동감지함으로써레이아웃의면적을줄일수 있다.
Abstract translation: 这里，提供了一种非易失性存储器件的输出电路。 本发明的输出电路包括页锁存器，用于锁存从存储单元读出的数据;子数据线，用于响应锁存器地址接收对应于锁存数据的电压; Lt。 以及感测放大器电路，用于在感测操作期间差分感测参考数据线和数据线，并输出与感测结果对应的数据。 根据本发明的非易失性存储器件可以通过差分感测方法输出数据来高速执行数据输出操作。 此外，根据本发明的非易失性存储器件可以通过数据线与对应的参考数据线之间的差分感测来减小布局的面积。
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公开(公告)号：KR1020170018207A
公开(公告)日：2017-02-16
申请号：KR1020150111358
申请日：2015-08-07
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11565 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L28/00 , H01L29/04
Abstract: 본발명의실시형태에따른메모리장치는, 기판의상면에수직하는방향으로연장되는채널영역, 상기채널영역에인접하도록상기기판상에적층되며, 서로다른길이로연장되는복수의게이트전극층과복수의절연층, 및상기복수의게이트전극층각각의일단에인접하도록배치되는복수의더미채널영역을포함하며, 상기기판은상기복수의더미채널영역의하부에형성되는기판절연층을포함한다.
Abstract translation: 存储器件包括多个通道区域，每个沟道区域在垂直于衬底的上表面的方向上延伸，多个栅电极层和堆叠在衬底上的与沟道区相邻的多个绝缘层，每个栅电极 延伸不同长度，以及与多个栅电极层的第一端相邻的多个虚设通道区域，其中，所述衬底包括形成在所述多个虚拟通道区域下方的衬底绝缘层。
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