公开(公告)号：KR100234907B1

公开(公告)日：1999-12-15

申请号：KR1019970000906

申请日：1997-01-14

Applicant: 삼성전자주식회사

Inventor： 석종욱 ,  전병구 ,  이승형 ,  박진호

IPC: H01L21/30

Abstract: 본 발명에 의한 반도체 소자 제조방법은, 반도체 기판 상의 소자격리영역에 필드산화막을 성장시키는 공정과, 상기 필드산화막 상의 소정 부분에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 포함한 기판 전면에 층간절연막을 형성하는 공정과, 상기 층간절연막 상에 국부연결(LI)용 장벽금속막을 형성하는 공정 및, 상기 장벽금속막의 소정 부분을 BCl
3 , Cl
2 로 이루어진 혼합개스를 이용하여 식각처리하여 장벽금속막 패턴을 형성하는 공정으로 이루어져, 1) 과식각이나 식각부족에 의해 발생되는 액티브 피팅이나 장벽금속막의 스트링거 발생을 제거할 수 있게 되고, 2) 식각 선택비가 높은 식각액을 사용하여 식각공정을 진행할 경우 발생되는 LI용 장벽금속막 패턴의 측면 프로파일(profile) 불량을 방지할 수 있게 되며, 3) 층간절연막으로 HTO 단� ��막을 사용하므로 콘택 홀의 프로파일 특성을 개선할 수 있을 뿐 아니라 종횡비를 줄일 수 있게 되어 이후 콘택 배선시 소자의 신뢰성을 향상시킬 수 있게 된다.

公开(公告)号：KR1019990025484A

公开(公告)日：1999-04-06

申请号：KR1019970047145

申请日：1997-09-12

Applicant: 삼성전자주식회사

Inventor： 석종욱 ,  전병구 ,  전성용 ,  박진호

IPC: H01L21/76

Abstract: 본 발명은 트랜치 식각 방법 및 그를 이용한 트랜치 격리의 형성 방법에 관한 것으로, 트랜치 상부의 턱진 부분을 라운드지게 형성하여 균일한 두께를 갖는 측벽 실리콘 산화막을 성장하기 위하여 실리콘 기판 상의 실리콘 질화막 상부에 포토레지스트를 도포하여 트랜치로 형성될 부분을 현상하여 홈을 형성하고, 포토레지스트의 홈을 통하여 식각할 때 형성되는 측벽 보호막을 이용하여 실리콘 질화막과 실리콘 산화막을 식각하고, 포토레지스트를 제거하지 않은 상태에서 측벽 보호막을 이용하여 실리콘 기판에 트랜치를 형성하는 식각 공정을 진행하며, 트랜치를 형성한 이후에 측벽 보호막과 포토레지스트를 제거한 후에 트랜치 상부의 턱진 부분을 라운드지게 형성하는 로 폴리 셀 투 옥사이드(Low Poly Sel To Oxide) 공정을 포함하는 트랜치 식각 방법 및 그를 이용한 트랜치 격리의 형성 방법이 개시되어 있다. 여기서, 로 폴리 셀 투 옥사이드 공정은 실리콘 기판의 식각 속도가 실리콘 산화막의 식각보다는 빠른 조건으로 식각을 진행한다. 특히, 본 발명에 따른 로 폴리 셀 투 옥사이드 공정을 포함하는 트랜치 식각 공정을 이용하여 트랜치 상부의 턱진 부분을 라운드지게 형성하여 실리콘 기판 상부의 실리콘 산화막과 연결되며, 트랜치의 내측벽에 측벽 실리콘 산화막이 균일하게 성장시키는 것을 특징으로 하며, 측벽 실리콘 산화막이 형성된 이후의 폴리실리콘의 증착시 보이드의 발생이 억제되는 것을 특징으로 한다.

公开(公告)号：KR1020100048940A

公开(公告)日：2010-05-11

申请号：KR1020090104278

申请日：2009-10-30

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디 ,  인피니언 테크놀로지스 아게

Inventor： 전병구 ,  박성철 ,  첸,팡 ,  에델만,니키 ,  구트만,알로이스

IPC: H01L21/3065 ,  H01L21/28 ,  H01L21/027

CPC classification number: H01L21/76804 ,  H01L21/31116 ,  H01L22/26 ,  G03F7/70425 ,  H01L21/67288

Abstract: PURPOSE: A contact patterning method with a transition etching feed-back is provided to increase the inner diameter of contact holes by measuring and adjusting oxygen percentage in an etching chamber. CONSTITUTION: Oxygen percentage in an etching chamber is measured. The measured oxygen percentage is adjusted in order to increase the inner diameter of upper side of contact holes(410, 412, 414, 416, 418, 420). The increased inner diameter increases the flow of an etching solution in the lower side of the contact holes. The increased inner diameter is smaller than a developed critical dimension.

Abstract translation: 目的：提供一种具有过渡蚀刻反馈的接触图案化方法，以通过测量和调节蚀刻室中的氧百分比来增加接触孔的内径。 构成：测量蚀刻室中的氧气百分比。 调节测量的氧百分比以增加接触孔（410,412,414,416,418,420）的上侧的内径。 增加的内径增加了接触孔下侧的蚀刻溶液的流动。 增加的内径小于开发的临界尺寸。

公开(公告)号：KR1020020051816A

公开(公告)日：2002-06-29

申请号：KR1020010035764

申请日：2001-06-22

Applicant: 삼성전자주식회사

Inventor： 유재철 ,  박광면 ,  정무진 ,  전병구 ,  김영필 ,  왕선종

IPC: H01L21/60

CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05096 ,  H01L2224/05554 ,  H01L2224/48 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48463 ,  H01L2924/01004 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2224/05556 ,  H01L2924/00012

Abstract: PURPOSE: An integrated circuit bonding pad is provided to supply an enough current into the bonding pad by securing a contact surface over a defined size and to prevent a crack in an insulating body due to a physical stress by forming an island-type insulating structure. CONSTITUTION: An integrated circuit bonding pad comprises a first insulating layer(2710), a lower interconnection(2740) formed on the first insulating layer(2710), a second insulating pattern(2745) having via holes formed on the lower interconnection(2740), conductive plugs(2750) filled into the via holes, a second interconnection(2760) formed on the second insulating pattern(2745) and the conductive plugs(2750), a metal bumper layer(2900) formed on the second interconnection(2760), built-in island-type insulating bodies(2905), and an upper bonding pad(2705), thereby restraining a crack due to a physical stress.

Abstract translation: 目的：提供一种集成电路焊盘，用于通过将接触表面固定在规定的尺寸上来向接合焊盘提供足够的电流，并且通过形成岛型绝缘结构，防止由于物理应力引起的绝缘体的裂纹。 构成：集成电路焊盘包括形成在第一绝缘层（2710）上的第一绝缘层（2710），下互连（2740），具有形成在下互连（2740）上的通孔的第二绝缘图案（2745） ，填充到通孔中的导电插塞（2750），形成在第二绝缘图案（2745）和导电插塞（2750）上的第二互连（2760），形成在第二互连（2760）上的金属保险杠层（2900） ，内置岛式绝缘体（2905）和上焊盘（2705），由此抑制由于物理应力引起的裂纹。

公开(公告)号：KR1020020051165A

公开(公告)日：2002-06-28

申请号：KR1020000080714

申请日：2000-12-22

Applicant: 삼성전자주식회사

Inventor： 전병구 ,  조인수 ,  유준열

IPC: H01L21/28

Abstract: PURPOSE: A formation method of a contact hole is provided to form a contact hole connecting a gate electrode with a metal interconnection without stopping an etching by forming a nitride layer having different thickness according to positions. CONSTITUTION: A gate electrode made of a gate insulating layer(115), a polysilicon layer(125), and a tungsten silicide layer(135) as a metal silicide layer is formed on a semiconductor substrate(100). Then, a capping layer made of Si3N4 layer as a nitride(147) and an oxide(157) is formed with a concave shape on the gate electrode. Then, an interlayer dielectric(180) is formed on the entire surface of the resultant structure. After etching the interlayer dielectric(180) on the center of the capping layer, the center portion of the tungsten silicide layer(135) is similarly etched.

Abstract translation: 目的：提供接触孔的形成方法，以通过根据位置形成具有不同厚度的氮化物层来形成连接栅极与金属互连的接触孔而不停止蚀刻。 构成：在半导体衬底（100）上形成由栅极绝缘层（115），多晶硅层（125）和作为金属硅化物层的硅化钨层（135）制成的栅电极。 然后，在栅电极上形成具有凹形的由氮化物（147）和氧化物（157）形成的由Si 3 N 4层构成的覆盖层。 然后，在所得结构的整个表面上形成层间电介质（180）。 在对覆盖层的中心蚀刻层间电介质（180）之后，类似地蚀刻硅化钨层（135）的中心部分。

公开(公告)号：KR1020020037661A

公开(公告)日：2002-05-22

申请号：KR1020010000323

申请日：2001-01-04

Applicant: 삼성전자주식회사

Inventor： 이정우 ,  전병구 ,  조인수

IPC: H01L21/66

Abstract: PURPOSE: A system for fabricating a semiconductor device is provided to shorten an interval of time from a process to a measurement test by testing whether the process is normal in unloading a wafer from process equipment, and to reduce defects by previously stopping driving the process equipment. CONSTITUTION: A wafer transfer unit(36b) selectively loads or unloads the wafer between a cassette and a process chamber(32b). A measuring test apparatus(44b) tests whether a process is normally performed regarding the wafer during an unloading process. A control unit controls driving respective constitution elements through a measurement signal applied from the measuring test apparatus.

Abstract translation: 目的：提供一种用于制造半导体器件的系统，以通过测试从处理设备卸载晶片的过程是否正常以及通过先前停止驱动处理设备来减少缺陷来缩短从过程到测量测试的时间间隔 。 构成：晶片传送单元（36b）选择性地在盒和处理室（32b）之间加载或卸载晶片。 测量测试装置（44b）在卸载过程中测试关于晶片的处理是否正常进行。 控制单元通过从测量测试装置施加的测量信号控制驱动各个构成元件。

公开(公告)号：KR1020010092084A

公开(公告)日：2001-10-24

申请号：KR1020000014021

申请日：2000-03-20

Applicant: 삼성전자주식회사

Inventor： 전병구 ,  박영렬

IPC: H01L21/311

Abstract: PURPOSE: A fabrication method of a semiconductor device is provided to prevent the degradation of a threshold voltage due to focusing of electric fields by making edge portions of a trench to a round shape. CONSTITUTION: A pad oxide(12), a nitride layer(14) and a CVD(chemical vapor deposition) oxide(16) are sequentially formed on a semiconductor substrate(10). The CVD oxide(16), the nitride layer(14) and the pad oxide(12) are sequentially etched to expose an inactive region of the substrate(10). Then, a shadow groove is formed by partially etching both sidewalls of the nitride layer(14) using an etching gas generated a fluorine(F) radical. By etching the exposed surface of the substrate(10) using the remained CVD oxide(16) as a mask, a rounding shaped trench(t) is formed. The remained CVD oxide(16), the nitride layer(14) and the pad oxide(12) are removed.

Abstract translation: 目的：提供半导体器件的制造方法，以通过使沟槽的边缘部分成圆形来防止由于电场的聚焦引起的阈值电压的劣化。 构成：在半导体衬底（10）上依次形成衬垫氧化物（12），氮化物层（14）和CVD（化学气相沉积）氧化物（16）。 依次蚀刻CVD氧化物（16），氮化物层（14）和焊盘氧化物（12）以暴露衬底（10）的非活性区域。 然后，通过使用产生氟（F）自由基的蚀刻气体部分蚀刻氮化物层（14）的两个侧壁来形成阴影槽。 通过使用剩余的CVD氧化物（16）作为掩模蚀刻基板（10）的暴露表面，形成圆形形状的沟槽（t）。 剩余的CVD氧化物（16），氮化物层（14）和衬垫氧化物（12）被去除。

公开(公告)号：KR100237824B1

公开(公告)日：2000-01-15

申请号：KR1019960020676

申请日：1996-06-10

Applicant: 삼성전자주식회사

Inventor： 석종옥 ,  정연해 ,  전병구 ,  문경섭

IPC: H01L21/335

Abstract: 본 발명은 MOS트랜지스터의 게이트 패턴 형성 방법에 관한 것이다.
본 발명은, 반도체기판 상에 게이트산화막, 폴리실리콘막, 텅스텐실리사이드막 및 마스크산화막을 순차적으로 형성한 후, 상기 마스크산화막을 사진식각함으로서 게이트마스크를 형성하는 단계, 상기 게이트마스크를 식각마스크로하여 상기 텅스텐실리사이드막을 육불화황가스, 염소가스 및 헬륨가스 속에 희석된 산소가스로 이루어진 혼합가스를 사용하여 식각하는 단계, 상기 폴리실리콘막을 상기 텅스텐실리사이드막의 식각시에 사용된 동일한 혼합가스를 상기 폴리실리콘막에 대한 상기 텅스텐실리사이드막의 식각선택비가 0.6:1~0.8:1가 되도록 조절하여 식각하는 단계 및 상기 게이트산화막을 상기 게이트마스크와 염소가스, 브롬화수소가스 및 헬륨가스 속에 희석된 산소가스로 이루어진 혼합가스 또는 염소가스와 산소가스로 이루어진 혼합가 스를 사용하여 오버식각하는 단계를 구비하여 이루어진다.
따라서, 본 발명은 게이트패턴 식각공정에서 텅스텐실리사이드와 폴리실리콘찌꺼기를 완전히 제거하고 반도체기판의 피팅 등의 손상을 방지하여 반도체소자의 신뢰성을 향상시키는 효과가 있다.

公开(公告)号：KR101634121B1

公开(公告)日：2016-06-29

申请号：KR1020090104278

申请日：2009-10-30

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디 ,  인피니언 테크놀로지스 아게

Inventor： 전병구 ,  박성철 ,  첸,팡 ,  에델만,니키 ,  구트만,알로이스

IPC: H01L21/3065 ,  H01L21/28 ,  H01L21/027

CPC classification number: H01L21/76804 ,  H01L21/31116 ,  H01L22/26

Abstract: 반도체소자내의콘택홀 형성방법및 이와관련된컴퓨터-판독가능저장매체를제공한다. 이러한방법및 저장매체의프로그램단계는식각챔버내의산소백분율을측정하고, 식각챔버내의산소백분율을조절하여콘택홀의상부근처의임시의내부지름을확장하는것을포함한다.

公开(公告)号：KR100689696B1

公开(公告)日：2007-03-08

申请号：KR1020010000323

申请日：2001-01-04

Applicant: 삼성전자주식회사

Inventor： 이정우 ,  전병구 ,  조인수

IPC: H01L21/66

Abstract: 본 발명은 반도체소자를 제조하는데 따른 제조 설비의 구성을 단순화시켜 설비 규모의 축소를 도모하고, 각 공정간의 진행 시간을 줄이도록 하며, 웨이퍼의 오염 가능성과 공정 불량률을 줄이도록 하여 수율 향상을 도모하고, 각종 에너지의 소요비용을 절감하도록 하는 반도체장치 제조시스템 및 그 운영방법에 관한 것으로서, 이를 구현하기 위한 반도체장치 제조시스템의 구성은, 소정 위치의 카세트와 공정챔버 사이로 웨이퍼를 선택적으로 로딩 또는 언로딩 위치시키기 위한 로봇을 포함한 웨이퍼 이송부에 언로딩 과정의 웨이퍼에 대응하여 상기 공정챔버의 공정의 정상 여부를 계측검사하는 계측검사장치가 설치됨을 특징으로 한다.
따라서, 본 발명에 의하면, 공정설비로부터 공정을 수행한 웨이퍼를 언로딩하는 과정에서 공정의 정상 여부를 계측검사하게 됨에 따라 공정 수행에서 계측검사까지의 시간 단축과 그 사이에서의 공정 불량에 의한 공정설비의 구동을 조기에 중지시키게 되어 제품 불량률이 감소되고, 그에 따른 반도체장치 제조 수율의 향상되는 효과가 있다.
반도체장치 제조설비, 로딩, 언로딩, 로드락 챔버, 계측장치