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公开(公告)号：KR1020150120265A
公开(公告)日：2015-10-27
申请号：KR1020140101215
申请日：2014-08-06
Applicant: 삼성전자주식회사
IPC: G06F17/50
Abstract: 집적회로의스케일링을향상시킬수 있는부분적인회로레이아웃을이용함으로써, 집적회로의스케일링-다운을이룰수 있는집적회로설계방법을제공하는것이다. 상기집적회로설계방법은스케일링강화회로레이아웃을포함하는데이터파일을받고, 디자인룰과상기데이터파일을이용하여, 제1 표준셀 레이아웃을설계하는것을포함하되, 상기스케일링강화회로레이아웃은디자인룰 위배층(design rule violation layer)을포함하고, 상기제1 표준셀 레이아웃을설계하는것은상기데이터파일을이용하여, 상기제1 표준셀 레이아웃의제1 영역을설계하고, 상기디자인룰을이용하여, 상기제1 표준셀 레이아웃의제2 영역을설계하는것을포함한다.
Abstract translation: 本发明提供了一种用于设计能够通过使用改善集成电路的缩放的部分电路布局来缩小集成电路的集成电路的方法。 设计集成电路的方法接收具有缩放加强电路布局的数据文件，并通过使用设计规则和数据文件来设计第一标准单元布局。 缩放加强电路布局包括设计规则违反层。 设计第一个标准单元布局通过使用数据文件来设计第一个标准单元布局，并使用设计规则设计第一个标准单元布局的第二个区域。
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公开(公告)号：KR1020150054406A
公开(公告)日：2015-05-20
申请号：KR1020130136809
申请日：2013-11-12
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/2409 , H01L27/2463 , H01L27/2481 , H01L27/249 , H01L45/04 , H01L45/085 , H01L45/1226 , H01L45/1233 , H01L45/1253 , H01L45/142 , H01L45/145 , H01L45/146 , H01L45/147 , H01L45/1616 , H01L45/1675 , H01L27/11585
Abstract: 반도체소자및 그제조방법에서, 반도체소자는기판상에형성되는제1 전극을포함한다. 상기제1 전극상에는, 제1 폭을갖는선택소자패턴이구비된다. 상기선택소자패턴상에는상기제1 폭보다좁은제2 폭을갖는저항변화막패턴이구비된다. 상기저항변화막패턴의서로마주하는한 쌍의제1 측벽에는제1 보호막패턴이구비된다. 상기저항변화막패턴의서로마주하는다른한 쌍의제2 측벽에는제2 보호막패턴이구비된다. 또한, 상기저항변화막패턴상에는제2 전극이구비된다. 상기반도체소자는저항변화막패턴의측벽데미지가감소되어우수한특성을가질수 있다.
Abstract translation: 在半导体器件和制造方法中，半导体器件包括形成在衬底上的第一电极。 在第一电极上形成具有第一宽度的选择元件图案。 在选择元件图案上形成具有比第一宽度窄的第二宽度的电阻变化膜图案。 第一保护膜图案形成在彼此面对的电阻变化膜图案的一对第一侧壁上。 第二保护膜图案形成在彼此面对的电阻变化膜图案的一对第二侧壁上。 此外，在电阻变化膜图案上形成第二电极。 半导体器件具有优异的特性，因为电阻变化膜图案的侧壁损坏减小。
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公开(公告)号：KR100508084B1
公开(公告)日：2005-08-17
申请号：KR1020020006042
申请日：2002-02-02
Applicant: 삼성전자주식회사
IPC: G06F9/32
CPC classification number: G06F9/3877 , G06F9/325 , G06F9/381
Abstract: 데이터 처리 장치는 프로그램 메모리로부터 명령들을 페치하고, 상기 명령들을 디코딩하며 만약 코프로세서 타입 명령이 디코딩되면 코프로세서로 신호 (CCLK)를 전달하는 중앙처리장치와; 상기 신호 (CCLK)의 수신에 따라 상기 코프로세서 타입 명령을 디코딩하는 코프로세서와; 그리고 루프 내의 명령들을 상기 프로그램 메모리로부터 받아들이고 상기 코프로세서가 상기 코프로세서 타입 명령으로부터 루프 동작을 디코딩할 때 상기 루프의 명령들을 저장하는 루프 버퍼를 포함하고, 상기 루프의 명령들은 상기 루프의 다음 반복에서 실행하기 위해 상기 루프 버퍼로부터 보내지며; 그리고 상기 루프의 명령들이 상기 루프 버퍼로부터 보내지는 동안 상기 프로그램 메모리의 액세스를 금지시키기 위해 상기 프로그램 메모리에 디세이블 신호가 보내진다.
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公开(公告)号：KR1020040056125A
公开(公告)日：2004-06-30
申请号：KR1020020082676
申请日：2002-12-23
Applicant: 삼성전자주식회사
IPC: G06F13/24
Abstract: PURPOSE: An interrupt control system minimizing delay and a method thereof are provided to shorten an interrupt process delay, and to improve the performance of entire system by changing a program sequence to an interrupt service routing with only 4 system cycles. CONSTITUTION: A priority encoder(110) rearranges a priority by receiving interrupt request information and generates an interrupt value of each highest priority. An interrupt table-base register(120) stores the interrupt table-base values respectively matched with the interrupt request information and extracts/outputs the interrupt table-base value matched with the interrupt value. An adder(130) generates interrupt table pointer information by adding the interrupt value and the extracted interrupt table-base value. An interrupt information register(140) updates/stores the interrupt table point information. An MCU(Micro Controller Unit)(150) performs a service routine according to a program address by reading the interrupt table value matched with the interrupt table point information from the memory and reading the program address matched with the interrupt table value.
Abstract translation: 目的：提供一种最小化延迟的中断控制系统及其方法，以缩短中断处理延迟，并通过将程序序列改为只有4个系统周期的中断服务路由来提高整个系统的性能。 构成：优先编码器（110）通过接收中断请求信息重新排列优先级，并产生每个最高优先级的中断值。 中断表基地址寄存器（120）存储与中断请求信息分别匹配的中断表基数值，并提取/输出与中断值匹配的中断表格基数值。 加法器（130）通过将中断值和提取的中断表基数值相加来产生中断表指针信息。 中断信息寄存器（140）更新/存储中断表点信息。 MCU（微控制器单元）（150）根据程序地址通过从存储器读取与中断表点信息匹配的中断表值来读取与中断表值匹配的程序地址来执行服务程序。
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公开(公告)号：KR1020030087176A
公开(公告)日：2003-11-13
申请号：KR1020020025133
申请日：2002-05-07
Applicant: 삼성전자주식회사
IPC: G06F13/00
CPC classification number: G06F9/30018 , G06F9/30032 , G06F9/30043
Abstract: PURPOSE: A method and a device for extracting/inserting data of a DSP(Digital Signal Processor) are provided to save a memory by efficiently and continuously extracting/inserting a data packet, which is not a byte or a word unit. CONSTITUTION: A data extracting/inserting part(610) extracts or inserts the data from a source register to an object register by receiving a pre-position value and an offset value representing a size of the extracting data, and responding to the first logic level of a flag signal, and receives and stores the data from the memory to the source register or the object register by responding to the second logic level of the flag signal. A position value generator(620) generates the position value by adding the pre-position value inputted from the outside to an offset value inputted from the outside. A flag signal generator(640) generates the position value as the pre-position value if the position value is smaller than a modulo value, generates the value subtracting the modulo value from the pre-position value as the pre-position value if not, and generates the flag signal according to a result comparing the position value with the modulo value.
Abstract translation: 目的：提供一种用于提取/插入DSP（数字信号处理器）的数据的方法和装置，用于通过有效地连续地提取/插入不是字节或字单元的数据分组来存储存储器。 构成：数据提取/插入部分（610）通过接收表示提取数据的大小的预定位值和偏移值，并将数据从源寄存器提取或插入到对象寄存器，并响应第一逻辑电平 并且通过响应标志信号的第二逻辑电平来将数据从存储器接收并存储到源寄存器或对象寄存器。 位置值发生器（620）通过将从外部输入的前置位置值与从外部输入的偏移值相加来生成位置值。 如果位置值小于模数值，则标志信号发生器（640）产生位置值作为前置位置值，如果没有，则从前置位置值生成从前置位置值减去模数值的值， 并根据将位置值与模数值进行比较的结果生成标志信号。
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Patent Agency Ranking
公开(公告)号：KR102210329B1
公开(公告)日：2021-02-01
申请号：KR1020140106222
申请日：2014-08-14
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
Abstract: 저항변화메모리소자는제1 방향을따라일렬로배치되고각각메모리층과상부전극층을포함하는복수의메모리셀 필라와, 복수의메모리셀 필라에연결되도록상기제1 방향을따라연장되고, 상부전극층을통해메모리층에연결되는복수의접속용돌출부와, 복수의접속용돌출부에의해한정되는복수의포켓부가상기제1 방향을따라 1 개씩교대로배치된요철형표면을가지는상부도전라인과, 복수의메모리셀 필라각각의사이에서메모리층의측벽및 상부전극층의측벽에의해한정되는복수의절연공간으로부터복수의포켓부내부까지연장되어있는복수의절연필라를포함한다.
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公开(公告)号：KR1020160074825A
公开(公告)日：2016-06-29
申请号：KR1020140183287
申请日：2014-12-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: G11C13/0004 , G11C7/00 , G11C8/00 , G11C11/16 , G11C11/1659 , G11C2213/71 , G11C2213/72 , H01L27/224 , H01L27/2409 , H01L27/2481 , H01L27/11509
Abstract: 가변저항메모리소자는, 기판상의상부배선들, 상기기판과상기상부배선들사이에제공되고, 상기기판의상면에수직한방향으로서로이격되어배치되는제1 워드라인및 제2 워드라인, 상기제1 워드라인및 상기제2 워드라인사이에배치되고, 상기제1 워드라인및 상기제2 워드라인에교차하는제1 비트라인, 상기제1 워드라인및 상기제1 비트라인의교차점, 및상기제2 워드라인및 상기제1 비트라인의교차점에제공되는메모리셀들, 상기제1 워드라인과상기상부배선들중 대응하는상부배선을직접연결하는제1 워드라인콘택; 및상기제2 워드라인과상기상부배선들중 대응하는상부배선을직접연결하는제2 워드라인콘택을포함한다. 상기제1 워드라인은상기제1 워드라인콘택및 이에연결된상부배선을통하여제1 주변회로에연결되고, 상기제2 워드라인은상기제2 워드라인콘택및 이에연결된상부배선을통하여상기제1 주변회로에연결된다.
Abstract translation: 本发明的技术项目是提供一种可变电阻存储器件，其需要降低制造成本。 可变电阻存储器件包括：衬底上的上电极; 第一和第二字线，设置在基板和上部导线之间，并且分别设置在基板的上侧的垂直方向上; 布置在第一和第二字线之间并与第一和第二字线相交的第一位线; 提供在第一字线和第一位线的交点处的存储单元，以及第二字线和第一位线的交点; 第一字线接触件，用于将第一字线与上部导线中的相应的上部导线直接连接; 以及第二字线触点，以将第二字线与上部线中的相应的上部线直接连接。 第一字线通过第一字线触点连接到第一外围电路，并且上部线连接到第一字线触点。 第二字线通过第二字线触点连接到第一外围电路，并且上部线连接到第二字线触点。
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公开(公告)号：KR1020160013654A
公开(公告)日：2016-02-05
申请号：KR1020140095716
申请日：2014-07-28
Applicant: 삼성전자주식회사
IPC: H01L43/08 , H01L27/115 , H01L21/8247
CPC classification number: H01L27/2463 , H01L27/2409 , H01L27/2481 , H01L45/06 , H01L45/08 , H01L45/1233 , H01L45/144 , H01L45/146 , H01L45/147 , H01L45/1675
Abstract: 가변저항메모리장치는제1 방향으로각각연장되는복수개의제1 도전구조물들, 제1 도전구조물들상부에배치되며제1 방향과교차하는제2 방향으로각각연장되는복수개의제2 도전구조물들, 및각각이제1 도전구조물들과제2 도전구조물들의교차부들에배치되어순차적으로적층된선택소자및 가변저항소자를포함하는복수개의메모리셀들을포함하며, 각제1 도전구조물의상면은이에접촉하는각 선택소자의저면보다상기제2 방향으로작은폭을갖는다.
Abstract translation: 可变电阻存储器件包括在第一方向上分别延伸的多个第一导电结构; 多个第二导电结构，其布置在所述第一导电结构的上部，并且在与所述第一方向相交的第二方向上分别延伸; 以及分别布置在第一导电结构和导电结构之间的交叉部分中以顺序堆叠的多个存储单元，并且分别包括选择元件和可变电阻元件。 第一导电结构的上表面的宽度比在第二方向上接触上表面的每个选择元件的下表面的宽度窄。
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公开(公告)号：KR1020150090472A
公开(公告)日：2015-08-06
申请号：KR1020140011149
申请日：2014-01-29
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L45/1233 , H01L27/2436 , H01L27/2481 , H01L45/04 , H01L45/08 , H01L45/1675 , H01L27/11507
Abstract: 가변저항메모리장치는제1 방향으로연장하는복수의제1 도전라인들및 제1 도전라인상부에배치되며, 제1 방향과교차하는제2 방향으로연장하는복수의제2 도전라인들을포함한다. 제1 도전라인및 제2 도전라인의교차부들에는가변저항소자를포함하는복수의메모리셀들이배치된다. 인접하는메모리셀들사이에서제1 방향으로연장하는복수의제1 에어갭들이구비되며, 인접하는메모리셀들사이에서제2 방향으로연장하는복수의제2 에어갭들이구비된다. 교차하는에어갭을통해메모리셀 동작의신뢰성을향상시킬수 있다.
Abstract translation: 本发明涉及一种可变电阻存储器件，包括：沿第一方向延伸的多个第一导电线; 以及设置在第一导电线的上部并沿与第一方向交叉的第二方向延伸的多个第二导电线。 包括可变电阻装置的多个存储单元设置在第一和第二导线的交叉部分。 在相邻的存储单元之间设置有沿第一方向延伸的多个第一气隙，并且在相邻的存储单元之间设置有沿第二方向延伸的多个第二气隙。 因此，可以通过彼此交叉的气隙来提高存储单元运动的可靠性。
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公开(公告)号：KR100498469B1
公开(公告)日：2005-07-01
申请号：KR1020020082676
申请日：2002-12-23
Applicant: 삼성전자주식회사
IPC: G06F13/24
Abstract: 지연 시간을 최소화한 인터럽트 콘트롤 시스템 및 그 방법이 개시된다. 상기 인터럽트 콘트롤 시스템은, 먼저, 우선 순위 인코더가 최고 순위별로 인터럽트 값을 발생시킨다. 인터럽트 테이블 베이스 레지스터는 상기 인터럽트 값에 대응하는 인터럽트 테이블 베이스 값을 추출하여 출력한다. 이에 따라, 합산기는 인터럽트 테이블 포인터 정보를 발생시킨다. 소정의 메모리를 구비하는 MCU는, 상기 인터럽트 테이블 포인터 정보에 대응되어 있는 인터럽트 테이블 값을 상기 소정의 메모리로부터 리드하고, 상기 인터럽트 테이블 값에 대응되어 있는 프로그램 어드레스를 리드하여, 상기 프로그램 어드레스에 따른 서비스 루틴을 수행한다. 따라서, 비교 명령의 수행 없이, 단지 4개의 시스템 사이클만에 인터럽트 서비스 루틴으로 프로그램 시퀀스가 변경되도록 할 수 있으므로, 인터럽트 처리 지연 시간을 줄일 수 있고, 전체 시스템의 성능을 향상시킨다.
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