-
公开(公告)号：KR1020090120209A
公开(公告)日：2009-11-24
申请号：KR1020080046134
申请日：2008-05-19
Applicant: 삼성전자주식회사
CPC classification number: G11C8/10 , G11C7/1006 , G11C13/0004 , G11C13/0035 , G11C13/0064 , G11C13/0069 , G11C16/3459 , G11C2013/0076
Abstract: PURPOSE: A variable resistance memory and a managing method for the same for reducing the number of memories are provided to supply the durability of memory devices by reducing the number of writing. CONSTITUTION: A variable resistance memory and a managing method for the same for reducing the number of memories are as follows. Write data are inputted in the selected memory area(S210). The selected memory area is selectively written according to the coincidence with the writing data of the selected memory area(S250). The writing data is selectively used in the selected memory area.
Abstract translation: 目的：提供一种用于减少存储器数量的可变电阻存储器及其管理方法，以通过减少写入次数来提供存储器件的耐久性。 构成：可变电阻存储器及其用于减少存储器数量的管理方法如下。 在所选择的存储区域中输入写入数据（S210）。 根据与选择的存储区域的写入数据一致地选择性地写入所选存储区域（S250）。 在所选择的存储区域中选择性地使用写入数据。
-
公开(公告)号：KR1020090097362A
公开(公告)日：2009-09-16
申请号：KR1020080022448
申请日：2008-03-11
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/1675 , G11C11/5664 , G11C11/5678 , G11C13/0004 , G11C13/0014 , G11C13/0016 , G11C2213/72 , H01L27/2409 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1683 , H01L45/04
Abstract: A resistance memory element and a method for forming the same are provided to reduce thermal interference between adjacent phase change memory elements by forming an insulating film with low thermal conductivity surrounding the phase change memory element. A resistance memory element is formed on a substrate(100). A first insulating layer(150) covers the side of the resistive memory element. A wiring is formed on the resistance memory element. A second insulating layer(160) covers the side of the wiring. The intensity of the first insulating layer is higher than the intensity of the second insulating layer. The dielectric constant of the second insulating layer is lower than the dielectric constant of the first insulating layer.
Abstract translation: 提供了一种电阻存储元件及其形成方法，用于通过围绕相变存储元件形成具有低热导率的绝缘膜来减少相邻相变存储元件之间的热干扰。 电阻存储元件形成在衬底（100）上。 第一绝缘层（150）覆盖电阻式存储元件的一侧。 在电阻存储元件上形成布线。 第二绝缘层（160）覆盖布线的一侧。 第一绝缘层的强度高于第二绝缘层的强度。 第二绝缘层的介电常数低于第一绝缘层的介电常数。
-
公开(公告)号：KR100400033B1
公开(公告)日：2003-09-29
申请号：KR1020010006123
申请日：2001-02-08
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/485 , H01L21/76801 , H01L21/76804 , H01L21/76877 , H01L21/76895 , H01L23/5226 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device and manufacturing method thereof include a semiconductor substrate, an interlevel dielectric (ILD) layer formed on the semiconductor substrate, a first contact stud formed in the ILD layer, having a width of an entrance portion adjacent to the surface of the ILD layer larger than the width of a contacting portion adjacent to the semiconductor substrate, and a second contact stud spaced apart from the first contact stud and formed in the ILD layer. The semiconductor device further includes a landing pad formed on the ILD layer to contact the surface of the second contact stud, having a width larger than that of the second contact stud. The second contact stud has a width of a contacting portion that is the same as that of an entrance portion. Also, at least one spacer comprising an etch stopper material is formed on the sidewalls of the landing pad and the etch stopper is formed on the landing pad. The entrance portion of the first contact stud has a width about 30-60% larger than that of the contacting portion.
Abstract translation: 半导体器件及其制造方法包括半导体衬底，形成在半导体衬底上的层间介电（ILD）层，形成在ILD层中的第一接触柱，其具有与ILD层的表面相邻的入口部分的宽度 大于与半导体衬底相邻的接触部分的宽度;以及第二接触柱，与第一接触柱隔开并形成在ILD层中。 半导体器件还包括形成在ILD层上的着陆焊盘，以接触第二接触柱的表面，其宽度大于第二接触柱的宽度。 第二接触柱具有与入口部分相同的接触部分的宽度。 而且，在着陆焊盘的侧壁上形成至少一个包括蚀刻阻挡材料的隔离件，并且在着陆焊盘上形成蚀刻阻挡层。 第一接触柱的入口部分的宽度比接触部分的宽度大30-60％。
-
公开(公告)号：KR100346843B1
公开(公告)日：2002-08-03
申请号：KR1020000074315
申请日：2000-12-07
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: SOG막을 층간절연막으로 이용하는 고집적 반도체 소자의 층간절연막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 상기 반도체 기판을 일부 노출시키는 제1 절연막을 형성한다. 상기 노출된 반도체 기판 및 제1 절연막 위에 평탄화된 제2 절연막을 형성한다. 상기 제2 절연막을 캡핑층으로 덮는다. 상기 캡핑층 및 제2 절연막을 패터닝하여, 상기 제1 절연막 및 반도체 기판을 일부 노출시키는 제2 절연막 패턴과 상기 제2 절연막 패턴을 덮는 캡핑층 패턴을 형성한다. 상기 제2 절연막 패턴의 측벽을 덮는 제3 절연막을 상기 노출된 제1 절연막 위에 형성하여, 상기 제2 절연막 패턴을 상기 제1 절연막, 제3 절연막, 캡핑층 패턴 및 반도체 기판으로 완전히 포위시킨다.
-
公开(公告)号：KR1019980084560A
公开(公告)日：1998-12-05
申请号：KR1019970020397
申请日：1997-05-23
Applicant: 삼성전자주식회사
Inventor： 정홍식
IPC: H01L21/28
Abstract: 본 발명은 반도체장치의 제조공정에서 콘택홀 형성방법에 관해 개시한다. 본 발명은 피치가 좁은 패턴사이에 콘택홀을 형성하는 경우 본(本) 게이트 스페이서외에 가(假) 게이트 스페이서를 형성한다. 이 상태에서 LDD구조의 깊은 불순물 영역을 형성하고 이후, 상기 콘택홀을 형성하면서, 상기 가 게이트 스페이서를 함께 제거함으로써 실질적으로 콘택홀의 폭을 넓힌다. 따라서 본 발명은 트랜지스터의 LDD특성을 강화하면서 동시에 콘택홀의 접촉저항을 낮게하여 반도체장치의 동작속도를 향상시킬 수 있는 잇점이 있다.
-
Patent Agency Ranking
公开(公告)号：KR1019980075803A
公开(公告)日：1998-11-16
申请号：KR1019970012124
申请日：1997-04-02
Applicant: 삼성전자주식회사
Inventor： 정홍식
IPC: H01L21/32
Abstract: 본 발명은 살리사이데이션 공정시 게이트 및 소오스, 또는 드레인 사이의 전기적인 단락을 방지할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판상에 형성된 게이트 전극의 양측벽에 실리콘 질화막 스페이서를 형성하는 공정과, 상기 게이트 전극 및 반도체 기판상에 산화박막을 형성하는 공정과, 상기 실리콘 질화막 스페이서의 플라즈마 공정을 수행하여 상기 실리콘 질화막 스페이서상에 질화박막을 형성하는 공정과, 상기 게이트 전극 및 반도체 기판상의 산화박막을 제거하는 공정을 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 스페이서상에 실리사이드막이 형성되는 것을 방지할 수 있고, 따라서, 게이트 전극과 소오스 또는 드레인 등이 전기적으로 접속되는 문제점을 해결할 수 있다.
-
公开(公告)号：KR1019970024272A
公开(公告)日：1997-05-30
申请号：KR1019950037823
申请日：1995-10-28
Applicant: 삼성전자주식회사
IPC: H01L29/739
Abstract: 본 발명은 실리콘 기판 상에 게이트를 형성시킴에 있어서 채널폭을 증가시킬 수 있는 트랜지스터 게이트 형성 방법에 관한 것이다.
본 발명에 따른 트랜지스터 게이트 형성 방법은, 실리콘 기판에 통상의 사진식각공정에 의해 트렌치(Trench)를 형성시킨 후 게이트 형성물질을 증착하고 에치백(Etch Back)하여 상감법으로 게이트를 형성시킴을 특징으로 한다.
본 발명에 의하면, 고집적 트랜지스터를 제조하기 위한 디자인 룰을 만족시키고 게이트 채널이 작게됨에 따른 쇼트 채널 효과를 방지할 수 있으므로 트랜지스터의 특성을 향상시킬 수 있는 효과가 있다. -
-
-
-
-
-
-
Search Results
71
records
(took 0.024 seconds)
