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    상변화 메모리 소자의 제조 방법
    2.
    发明公开
    상변화 메모리 소자의 제조 방법 无效
    制造相变存储器件的方法

    公开(公告)号：KR1020090012580A

    公开(公告)日：2009-02-04

    申请号：KR1020070076516

    申请日：2007-07-30

    Applicant: 삼성전자주식회사

    Inventor： 신재민 ,  유경창 ,  송윤종 ,  박운익 ,  임동원

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1691

    Abstract: A manufacturing method of a phase change memory device is provided to decrease the non-resistance of bottom electrode contact and increase the thermal efficiency. A manufacturing method of a phase change memory device comprises a step for forming a lower part phase change material layer on a semiconductor substrate(100); a step for forming a lower part phase change material pattern(130); a step for forming the upper part phase change material layer; a step for forming the upper part phase change material pattern(140). The semiconductor substrate can have a word line(110) and a laminated diode(125). The lower part phase change material layer contacts with a diode. The lower part phase change material pattern is formed on the diode by etching the lower part phase change material layer. The upper part phase change material layer covers the lower part phase change material pattern.

    Abstract translation: 提供了相变存储器件的制造方法，以减小底部电极接触的非电阻并提高热效率。 相变存储器件的制造方法包括在半导体衬底（100）上形成下部相变材料层的步骤; 形成下部相变材料图案的步骤; 形成上部相变材料层的工序; 形成上部相变材料图案的步骤。 半导体衬底可以具有字线（110）和层叠二极管（125）。 下部相变材料层与二极管接触。 通过蚀刻下部相变材料层，在二极管上形成下部相变材料图案。 上部相变材料层覆盖下部相变材料图案。

    상변화 메모리 및 그 제조 방법
    6.
    发明公开
    상변화 메모리 및 그 제조 방법 有权
    相位可变记忆及其制作方法

    公开(公告)号：KR1020090066686A

    公开(公告)日：2009-06-24

    申请号：KR1020070134350

    申请日：2007-12-20

    Applicant: 삼성전자주식회사

    Inventor： 송윤종 ,  김병서 ,  유경창

    IPC: H01L21/8247 ,  H01L27/115

    CPC classification number: H01L45/1675 ,  H01L45/06 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/144 ,  H01L21/02362 ,  H01L45/143

    Abstract: A phase-change memory and a manufacturing method thereof are provided to prevent permeation of oxygen into a phase-change pattern and to increase reliability by increasing an allowable thickness of a capping layer. A bottom electrode(115) is formed on an upper surface of a semiconductor substrate. A phase-change pattern(121), an upper electrode(126), and a hard mask pattern(131) are sequentially laminated on an upper surface of a lower electrode. A width of an upper part of the hard mask pattern is smaller than a width of a lower part of the hard mask pattern. A capping layer(135) is formed on the semiconductor substrate including the phase-change pattern, the upper electrode, and the hard mask pattern. The capping layer is formed to cover the phase-change pattern, the upper electrode, and the hard mask pattern.

    Abstract translation: 提供了相变存储器及其制造方法，以防止氧渗透到相变图案中，并且通过增加覆盖层的允许厚度来提高可靠性。 底部电极（115）形成在半导体衬底的上表面上。 在下电极的上表面上依次层叠相变图案（121），上电极（126）和硬掩模图案（131）。 硬掩模图案的上部的宽度小于硬掩模图案的下部的宽度。 在包括相变图案，上电极和硬掩模图案的半导体衬底上形成覆盖层（135）。 盖层形成为覆盖相变图案，上电极和硬掩模图案。

    몰딩막 및 형성막 패턴 사이에 개재된 상전이막 패턴을갖는 피이. 램들 및 그 형성방법들.
    7.
    发明公开
    몰딩막 및 형성막 패턴 사이에 개재된 상전이막 패턴을갖는 피이. 램들 및 그 형성방법들. 有权
    具有在成型层和成型层之间插入的相变层模式的模型及其形成方法

    公开(公告)号：KR1020060021216A

    公开(公告)日：2006-03-07

    申请号：KR1020040070089

    申请日：2004-09-02

    Applicant: 삼성전자주식회사

    Inventor： 유경창 ,  이수연 ,  황영남 ,  이세호

    IPC: H01L27/10

    CPC classification number: H01L45/06 ,  H01L27/2436 ,  H01L45/1226 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144 ,  H01L45/1666

    Abstract: 몰딩막 및 형성막 패턴 사이에 개재된 상전이막 패턴을 갖는 피이. 램들 및 그 형성방법들을 제공한다. 상기 피이. 램들 및 그 형성방법들은 축소된 디자인 룰에 대응해서 노드 도전막 패턴 및 하부 전극을 이어줄 수 있는 상전이막 패턴을 제시해준다. 이를 위해서, 반도체 기판의 상부의 평탄화 층간절연막에 노드 도전막 패턴이 배치된다. 상기 평탄화 층간절연막 및 노드 도전막 패턴을 차례로 덮는 몰딩막, 형성막 패턴 및 보호막을 형성한다. 상기 형성막 패턴은 몰딩막으로 둘러싸이도록 배치된다. 그리고, 상기 몰딩막 및 평탄화 층간절연막 사이에 개재되도록 하부 전극을 형성한다. 상기 보호막 상에 상부 전극을 형성한다. 상기 평탄화 층간절연막 상에 위치되어서 몰딩막 및 형성막 패턴 사이에 배치된 상전이막 패턴을 형성한다. 상기 상전이막 패턴 및 몰딩막 사이에 스페이서 패턴이 배치된다. 상기 하부 전극 상에 위치되어서 보호막 및 몰딩막에 배치된 접속 노드막 패턴을 형성한다. 이때에, 상기 접속 노드막 패턴은 상부 및 하부 전극들을 이어준다. 상기 상전이막 패턴은 노드 도전막 패턴 및 하부 전극과 접촉한다. 또한, 상기 하부 전극은 접속 노드막 패턴으로부터 노드 도전막 패턴을 향하여 돌출해서 형성막 패턴 아래에 배치된다.
    상전이막 패턴, 하부 전극. 상부 전극.

    이중 캐핑막을 갖는 상변화 기억소자 및 그 제조방법
    8.
    发明公开
    이중 캐핑막을 갖는 상변화 기억소자 및 그 제조방법 失效
    具有双层封装层的相变存储器件及其制造方法

    公开(公告)号：KR1020060002615A

    公开(公告)日：2006-01-09

    申请号：KR1020040051730

    申请日：2004-07-02

    Applicant: 삼성전자주식회사

    Inventor： 유경창 ,  황영남 ,  이세호

    IPC: H01L21/8247

    Abstract: 이중 캐핑막을 갖는 상변화 기억소자 및 그 제조방법을 제공한다. 상기 상변화 기억소자는 반도체기판 상에 층간절연막을 구비한다. 상기 층간절연막을 관통하는 하부전극이 배치된다. 상기 층간절연막 상에 배치되되, 상기 하부전극과 전기적으로 접속된 상변화 저항체(phase change resistor)가 배치된다. 상기 상변화 저항체(phase change resistor) 측벽들을 덮는 제 1 캐핑막 스페이서가 배치된다. 상기 제 1 캐핑막 스페이서를 갖는 반도체기판 상에 제 2 캐핑막이 배치된다.
    상변화 저항체, 상변화 물질막, 제 1 캐핑막 스페이서, 제 2 캐핑막

    상변화 메모리 및 그 제조 방법
    9.
    发明授权
    상변화 메모리 및 그 제조 방법 有权
    相变存储器及其制作方法

    公开(公告)号：KR101435001B1

    公开(公告)日：2014-08-29

    申请号：KR1020070134350

    申请日：2007-12-20

    Applicant: 삼성전자주식회사

    Inventor： 송윤종 ,  김병서 ,  유경창

    IPC: H01L21/8247 ,  H01L27/115

    CPC classification number: H01L45/1675 ,  H01L45/06 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/144

    Abstract: 상변화 메모리 및 그 제조 방법이 제공된다. 이 방법은 반도체 기판 상에 하부 전극을 형성하고, 하부 전극 상에 상변화막, 상부 전극막 및 하드 마스크막을 차례로 형성한 후, 하드 마스크막을 패터닝하여 그 상부 폭이 그 하부 폭보다 작은 하드 마스크 패턴을 형성하는 단계를 포함한다. 이후, 하드 마스크 패턴을 식각 마스크로 사용하여 상부 전극막 및 상변화막을 패터닝함으로써, 하부 전극 상에 차례로 적층되는 상변화 패턴 및 상부 전극을 형성한 후, 그 결과물 상에 캐핑막을 형성한다.

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