公开(公告)号：KR1020080024748A

公开(公告)日：2008-03-19

申请号：KR1020060089250

申请日：2006-09-14

Applicant: 삼성전자주식회사

Inventor： 한제우 ,  김명철 ,  김동현

IPC: H01L21/3065

CPC classification number: H01L21/32136 ,  H01L21/28282 ,  H01L27/105 ,  H01L27/11568

Abstract: A method for etching a semiconductor device and a method for fabricating a semiconductor device using the same are provided to improve the etch rate of nitride tantalum with respect to the etch rate of a polysilicon by using etching gas including CF4 and CH4. A first gate material layer(20) having at least a gate dielectric(22) and a first metal layer is deposited on a first region of a semiconductor substrate(21). A second gate material layer(30) including a gate dielectric and a polysilicon layer(27) is deposited on a second region of the semiconductor substrate. A hard mask pattern(28) is formed on the first and second gate material layers. The first gate material layer and the second gate material layer are etched by using the hard mask pattern as a mask to form a first gate pattern and a second gate pattern. The first metal layer and the polysilicon layer are dry-etched at the same time by using a first etching gas including CF4 and CH4. When the first metal layer exposed by the hard mask pattern is completely etched, the polysilicon layer exposed by the hard mask pattern remains on the gate dielectric.

Abstract translation: 提供一种用于蚀刻半导体器件的方法以及使用其制造半导体器件的方法，以通过使用包括CF 4和CH 4的蚀刻气体来提高氮化钽相对于多晶硅的蚀刻速率的蚀刻速率。 具有至少栅极电介质（22）和第一金属层的第一栅极材料层（20）沉积在半导体衬底（21）的第一区域上。 包括栅极电介质和多晶硅层（27）的第二栅极材料层（30）沉积在半导体衬底的第二区域上。 硬掩模图案（28）形成在第一和第二栅极材料层上。 通过使用硬掩模图案作为掩模来蚀刻第一栅极材料层和第二栅极材料层，以形成第一栅极图案和第二栅极图案。 通过使用包括CF 4和CH 4的第一蚀刻气体，同时对第一金属层和多晶硅层进行干法蚀刻。 当由硬掩模图案曝光的第一金属层被完全蚀刻时，由硬掩模图案暴露的多晶硅层保留在栅极电介质上。

公开(公告)号：KR102170144B1

公开(公告)日：2020-10-27

申请号：KR1020130100645

申请日：2013-08-23

Applicant: 삼성전자주식회사

Inventor： 박재홍 ,  박민준 ,  윤준호 ,  민경진 ,  박진영 ,  한제우

IPC: H01L21/027

公开(公告)号：KR102077150B1

公开(公告)日：2020-02-13

申请号：KR1020130111393

申请日：2013-09-16

Applicant: 삼성전자주식회사

Inventor： 박민준 ,  윤준호 ,  한제우 ,  김찬원

IPC: H01L21/8242 ,  H01L27/108

公开(公告)号：KR101934093B1

公开(公告)日：2019-01-02

申请号：KR1020120095090

申请日：2012-08-29

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  민경진 ,  박재홍 ,  장용문 ,  한제우

IPC: H01L27/108 ,  H01L21/8242

公开(公告)号：KR1020160116915A

公开(公告)日：2016-10-10

申请号：KR1020150045330

申请日：2015-03-31

Applicant: 삼성전자주식회사

Inventor： 박재홍 ,  윤준호 ,  한제우 ,  김동찬 ,  민경진 ,  박진영 ,  전경엽

IPC: H01L21/3205 ,  H01L21/56 ,  H01L21/311 ,  H01L21/3213

CPC classification number: H01L21/31144 ,  H01L21/31116 ,  H01L21/32136 ,  H01L21/76816

Abstract: 본발명의기술적사상에의한반도체소자제조방법은, 절연층이형성된기판을준비하고, 절연층상에금속성하드마스크를형성하고, 절연층을일부식각하여리세스를형성하고, 리세스의내측벽에금속성보호막을형성하고, 금속성보호막을이용하여절연층을식각하여절연층을관통하는홀을형성하고, 금속성하드마스크및 금속성보호막을제거하는것을포함한다.

Abstract translation: 一种制造半导体器件的方法，所述方法包括在衬底上形成绝缘层; 在绝缘层上形成金属硬掩模图案; 通过部分蚀刻绝缘层形成凹部; 在所述凹部的内侧壁上形成金属保护层; 通过使用金属硬掩模图案和金属保护层作为蚀刻掩模来蚀刻绝缘层以形成穿透绝缘层的孔; 并移除金属硬掩模图案和金属保护层。

公开(公告)号：KR1020150023181A

公开(公告)日：2015-03-05

申请号：KR1020130100645

申请日：2013-08-23

Applicant: 삼성전자주식회사

Inventor： 박재홍 ,  박민준 ,  윤준호 ,  민경진 ,  박진영 ,  한제우

IPC: H01L21/027

CPC classification number: H01L21/76802 ,  H01L21/31144 ,  H01L21/76804 ,  H01L27/10852 ,  H01L28/90 ,  H01L21/0274 ,  H01L23/10 ,  H01L23/12 ,  H01L23/48

Abstract: 기판 상에 중간층을 형성한다. 상기 중간층 상에 휨 제어 패턴을 형성한다. 상기 휨 제어 패턴 상에 상기 중간층의 0.17배 이하의 두께를 갖는 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴은 제1 개구부를 가지며, 상기 휨 제어 패턴은 상기 제1 개구부에 연통된 제2 개구부를 가진다. 상기 중간층을 관통하며 상기 제2 개구부에 연통되고 20:1 이상의 종횡 비(aspect ratio)를 갖는 제3 개구부를 형성한다. 상기 휨 제어 패턴은 상기 제2 개구부의 하단에 형성된 제1 및 제2 모서리, 및 상기 제2 개구부의 상단에 형성된 제3 모서리를 포함한다. 상기 제1 모서리 상의 제1 점, 상기 제2 모서리 상의 제2 점, 상기 제1 점에 수직하고 상기 제3 모서리를 지나는 수평선 상에 위치한 제3 점을 정의할 때, 상기 제1 점 및 상기 제2 점 사이의 제1 변과 상기 제2 점 및 상기 제3 점 사이의 제2 변이 이루는 교각은 50° 내지 80° 이다.

Abstract translation: 在基板上形成中间层。 在中间层上形成弯曲控制部。 在弯曲控制图案上形成厚度为中间层的厚度0.17以下的硬掩模图案。 硬掩模图案具有第一开口部。 弯曲控制图案具有连接到第一开口部的第二开口部。 穿过中间层的第三开口部与第二开口部连接，形成纵横比为20:1以上。 弯曲控制图案包括形成在第二开口部的下端的第一边缘和第二边缘，以及形成在第二开口部的上端的第三边缘。 当第一边缘上的第一点，第二边缘上的第二点和位于垂直于第一点并且穿过第三边缘的水平线上的第三点被定义时， 第一点和第二点之间的第一侧和第二点与第三点之间的第二侧为50°至80°。

公开(公告)号：KR1020140028561A

公开(公告)日：2014-03-10

申请号：KR1020120095086

申请日：2012-08-29

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  김동찬 ,  민경진 ,  박재홍 ,  장용문 ,  한제우

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/40 ,  H01L28/90

Abstract: Provided is a method for manufacturing semiconductor device including a capacitor. The method for manufacturing semiconductor device includes forming a mold structure on a lower structure, forming a plurality of holes for exposing the lower structure by patterning the mold structure, forming a protection layer which covers the inner wall of the mold structure exposed to the holes, forming the lower electrodes in the holes where the protection layer is formed, exposing the protection layer by removing the mold structure, exposing the sidewalls of the lower electrodes by removing the protection layer, and forming a dielectric layer which successively covers the surface of the lower electrodes and the upper electrode.

Abstract translation: 提供一种制造包括电容器的半导体器件的方法。 制造半导体器件的方法包括在下部结构上形成模具结构，通过对模具结构进行构图而形成用于暴露下部结构的多个孔，形成覆盖暴露于孔的模具结构的内壁的保护层， 在形成保护层的孔中形成下部电极，通过去除模具结构而露出保护层，通过去除保护层暴露下部电极的侧壁，并形成依次覆盖下部表面的介电层 电极和上电极。

公开(公告)号：KR1020170022075A

公开(公告)日：2017-03-02

申请号：KR1020150116594

申请日：2015-08-19

Applicant: 삼성전자주식회사

Inventor： 박찬훈 ,  김동찬 ,  토모야스마사유키 ,  한제우

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/66 ,  H01L21/02 ,  G03F7/20

CPC classification number: H01L21/76897 ,  H01L21/682 ,  H01L21/76805 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823468 ,  H01L21/823475 ,  H01L22/12 ,  H01L22/20 ,  H01L29/4983

Abstract: 반도체장치의제조방법이제공된다. 기판상에, 제1 게이트스페이서에의해정의되는제1 트렌치와, 제2 게이트스페이서에의해정의되는제2 트렌치를포함하는제1 층간절연막을형성하고, 상기제1 트렌치의일부를채우는제1 게이트전극과, 상기제2 트렌치의일부를채우는제2 게이트전극을형성하고, 상기제1 게이트전극상에, 상기제1 트렌치의나머지를채우는제1 캡핑패턴을형성하고, 상기제2 게이트전극상에, 상기제2 트렌치의나머지를채우는제2 캡핑패턴을형성하고, 상기제1 층간절연막상에, 상기제1 게이트스페이서및 제2 게이트스페이서를덮는제2 층간절연막을형성하고, 상기제2 층간절연막상에, 제3 층간절연막을형성하고, 상기제1 게이트전극및 상기제2 게이트전극사이에, 상기제3 층간절연막과, 상기제2 층간절연막을관통하는컨택홀을형성하는것을포함한다.

Abstract translation: 公开了一种制造半导体器件的方法。 该方法包括形成第一层间绝缘层，该第一层间绝缘层包括由第一栅极隔离物限定的第一沟槽和由衬底上的第二栅极间隔物限定的第二沟槽，形成第一栅电极，其填充第一沟槽的一部分 以及第二栅电极，其填充所述第二沟槽的一部分，形成填充所述第一栅电极上的所述第一沟槽的剩余部分的第一封盖图案，形成填充所述第二栅极上的所述第二沟槽的其余部分的第二封盖图案 形成覆盖第一层间绝缘层上的第一栅极间隔物和第二栅极间隔物的第二层间绝缘层，在第二层间绝缘层上形成第三层间绝缘层，形成贯通第三层间绝缘层的接触孔 以及第一栅电极和第二栅电极之间的第二层间绝缘层。

公开(公告)号：KR101683072B1

公开(公告)日：2016-12-21

申请号：KR1020100089655

申请日：2010-09-13

Applicant: 삼성전자주식회사

Inventor： 전경엽 ,  신경섭 ,  윤준호 ,  한제우

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28273 ,  H01L21/823456 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/66825

Abstract: 반도체기판상에제 1 절연층을형성하고, 상기제 1 절연층상에제 1 다결정실리콘층을형성하고, 상기제 1 다결정실리콘층 상에제 2 절연층을형성하고, 상기제 2 절연층상에제 2 다결정실리콘층을형성하고, 상기제 2 다결정실리콘층 상에마스크패턴을형성하고, 상기마스크패턴을식각마스크로상기제 2 다결정실리콘층을패터닝하여상기제 2 절연층의표면을노출시키는제 2 다결정실리콘패턴을형성하되, 상기제 2 다결정실리콘패턴의측면에제 1 비정질영역이형성되고, 제 1 재결정화공정을수행하여상기제 1 비정질영역을재결정화하고, 노출된상기제 2 절연층을제거하여상기제 1 다결정실리콘층의표면을노출시키는제 2 절연패턴을형성하고, 노출된상기제 1 다결정실리콘층을제거하여상기제 1 절연층의표면을노출시키는제 1 다결정실리콘패턴을형성하고, 및노출된상기제 1 절연층을제거하여상기반도체기판의표면을노출시키는제 1 절연패턴을형성하는것을포함하는반도체소자의형성방법이제안된다.

Abstract translation: 提供一种形成半导体器件的方法。 该方法可以包括在半导体衬底上形成第一绝缘层。 可以在第一绝缘层上形成第一多晶硅层。 可以在第一多晶硅层上形成第二绝缘层。 可以在第二绝缘层上形成第二多晶硅层。 可以在第二多晶硅层上形成掩模图案。 可以使用掩模图案作为蚀刻掩模来图案化第二多晶硅层，以形成露出第二绝缘层的一部分的第二多晶硅图案。 第二多晶硅图案的侧壁可以包括第一非晶区域。 第一非晶区域可以通过第一次重结晶过程结晶。 可以去除第二绝缘层的暴露部分以形成露出第一多晶硅层的一部分的第二绝缘图案。 可以去除第一多晶硅层的暴露部分以形成露出第一绝缘层的一部分的第一多晶硅图案。 可以去除第一绝缘层的暴露部分以形成露出半导体衬底的一部分的第一绝缘图案。

公开(公告)号：KR1020160006029A

公开(公告)日：2016-01-18

申请号：KR1020140085355

申请日：2014-07-08

Applicant: 삼성전자주식회사

Inventor： 전경엽 ,  김동찬 ,  민경진 ,  박재홍 ,  한제우

IPC: H01L21/027 ,  G03F1/40

CPC classification number: H01L21/31144 ,  H01L21/02107 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/31116 ,  H01L21/32136 ,  H01L21/32139 ,  H01L21/76816 ,  H01L21/76898 ,  H01L21/0274

Abstract: 본발명의기술적사상은높은종횡비의홀을용이하게형성할수 있는금속마스크를이용한패터닝방법및 그패터닝방법을포함한반도체소자제조방법을제공한다. 그패터닝방법은식각대상층상에하부금속층과상부금속층을순차적으로형성하는단계; 상기상부금속층을패터닝하여상부금속마스크를형성하는단계; 상기상부금속마스크를이용하여상기하부금속층을패터닝하여하부금속마스크를형성하는단계; 및상기상부금속마스크를이용하여상기식각대상층을패터닝하는단계;를포함한다.

Abstract translation: 本发明的技术思想是提供一种能够容易地以高纵横比形成孔的金属掩模的图案化方法以及包括图案化方法的半导体器件的制造方法。 图案化方法包括以下步骤：在待蚀刻的层上依次形成下金属层和上金属层; 通过图案化上金属层形成上金属掩模; 通过使用上金属掩模图案化下金属层来形成下金属掩模; 并通过使用上金属掩模图案化待蚀刻的层。