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公开(公告)号：KR102222909B1
公开(公告)日：2021-03-04
申请号：KR1020130120791A
申请日：2013-10-10
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/31111 , H01L21/0273 , H01L21/31122 , H01L21/31133 , H01L21/31138 , H01L21/32139 , H01L21/768 , H01L29/66409 , H01L29/66477 , H01L29/66545 , H01L29/66795
Abstract: 본 발명은 반도체 소자의 제조방법을 제공한다. 그의 방법은, 기판 상에 제 1 패턴과 제 2 패턴을 형성하는 단계와, 상기 제 1 패턴 상에 제 1 하드 마스크 층과 제 2 하드 마스크 층을 형성하는 단계와, 상기 제 1 하드 마스크 층과 상기 제 2 하드 마스크 층 상에 의해 노출되는 상기 제 2 패턴의 제 1 처리 공정을 수행하는 단계와, 상기 제 2 하드 마스크 층과 상기 제 1 하드 마스크 층을 순차적으로 제거하는 단계를 포함한다. 여기서, 상기 제 2 하드 마스크 층은 상기 제 2 패턴에 대해 100:1 내지 10000:1의 식각 선택 비로 제거될 수 있다.
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公开(公告)号：KR1020150031781A
公开(公告)日：2015-03-25
申请号：KR1020130111393
申请日：2013-09-16
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L21/3086 , H01L21/3085 , H01L21/31144 , H01L23/544 , H01L28/40 , H01L28/91 , H01L2223/54426 , H01L2223/54453 , H01L2924/0002 , H01L2924/00
Abstract: 반도체 장치의 제조방법이 제공된다. 반도체 장치의 제조방법은, 셀 영역 및 주변회로 영역을 포함하는 하부 구조체 상에 층간 절연막을 형성하는 것, 상기 층간 절연막 상에 제1 마스크 막을 형성하는 것, 상기 주변회로 영역의 상기 제1 마스크 막을 패터닝하여 상기 층간 절연막을 노출하는 트렌치들을 형성하는 것, 및 상기 트렌치들 내에 키 마스크 패턴들을 형성하는 것을 포함한다. 상기 층간 절연막에 대한 상기 제1 마스크 패턴들의 식각 선택성은 상기 층간 절연막에 대한 상기 키 마스크 패턴들의 식각 선택성보다 크다.
Abstract translation: 本发明涉及半导体器件的制造方法。 制造半导体器件的方法包括以下步骤：在包括单元区域和外围电路区域的下部结构上形成层间绝缘膜; 在层间绝缘膜上形成第一掩模膜; 通过对外围电路区域中的第一掩模膜进行构图来形成暴露层间绝缘膜的沟槽; 并在沟槽中形成密钥掩模图案。 相对于层间绝缘膜，第一掩模图案的蚀刻选择性大于键层掩模图案相对于层间绝缘膜的蚀刻选择性。
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公开(公告)号：KR1020100138580A
公开(公告)日：2010-12-31
申请号：KR1020090057172
申请日：2009-06-25
Applicant: 삼성전자주식회사
IPC: H01L21/3065
CPC classification number: H01J37/32091 , H01J37/32724 , H01L21/31116 , H01L21/32137
Abstract: PURPOSE: A plasma dry etching apparatus is provided to allow the extreme edge of the wafer to be utilized by additionally comprising a cooling unit and a heating unit on an edge ring. CONSTITUTION: A pedestal(120) is equipped inside the process chamber and loads a wafer(W). An electrode cathode is equipped inside the process chamber and applies the high frequency power. An edge ring(140) is included on the edge of the pedestal. One side of a coupling ring(200) is connected to the edge ring.
Abstract translation: 目的：提供等离子体干法蚀刻装置，通过在边缘环上另外包括冷却单元和加热单元来允许利用晶片的最外边缘。 构成：在处理室内装有基座（120），并装载晶片（W）。 在处理室内装有电极阴极，并施加高频电源。 边缘环（140）包括在基座的边缘上。 联接环（200）的一侧连接到边缘环。
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公开(公告)号：KR102222909B1
公开(公告)日：2021-03-04
申请号：KR1020130120791
申请日：2013-10-10
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 본발명은반도체소자의제조방법을제공한다. 그의방법은, 기판상에제 1 패턴과제 2 패턴을형성하는단계와, 상기제 1 패턴상에제 1 하드마스크층과제 2 하드마스크층을형성하는단계와, 상기제 1 하드마스크층과상기제 2 하드마스크층 상에의해노출되는상기제 2 패턴의제 1 처리공정을수행하는단계와, 상기제 2 하드마스크층과상기제 1 하드마스크층을순차적으로제거하는단계를포함한다. 여기서, 상기제 2 하드마스크층은상기제 2 패턴에대해 100:1 내지 10000:1의식각선택비로제거될수 있다.
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公开(公告)号：KR101865839B1
公开(公告)日：2018-06-11
申请号：KR1020100109259
申请日：2010-11-04
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/32139 , H01L21/0332 , H01L21/28273 , H01L21/3081 , H01L21/76224 , H01L27/11521
Abstract: 본발명은미세패턴형성방법및 반도체소자의제조방법에관한것으로서, 더욱구체적으로는포토레지스트패턴을얇지만하드마스크와큰 식각선택비를갖는매개물질막에전사시키고, 그에의하여생성된매개패턴을이용하여하드마스크를형성하는것을포함하는미세패턴형성방법및 반도체소자의제조방법에관한것이다. 본발명의미세패턴형성방법및 반도체소자의제조방법을이용하면포토레지스트패턴의종횡비가낮기때문에포토레지스트패턴의붕괴가없음은물론얇은두께의포토레지스트막을사용하더라도패턴전사가가능하다.
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Patent Agency Ranking
公开(公告)号：KR101656678B1
公开(公告)日：2016-09-12
申请号：KR1020100058450
申请日：2010-06-21
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L21/32139 , H01L21/3086 , H01L21/32136 , H01L21/32137 , H01L27/11541
Abstract: 패턴형성방법에서, 기판상에식각대상막을형성한다. 하드마스크를사용하는제1 식각공정을통해식각대상막을패터닝함으로써, 제1 간격으로서로이격된제1 예비패턴들및 제1 간격에비해큰 제2 간격으로서로이격된제2 예비패턴들을형성한다. 제1 및제2 예비패턴들의측벽에제1 및제2 코팅막들을각각형성하도록코팅공정을수행한다. 하드마스크를사용하는제2 식각공정을통해제1 및제2 코팅막들및 제1 및제2 예비패턴들의측벽일부를제거함으로써, 기판상면에수직한측벽을갖는제1 및제2 패턴들을각각형성한다.
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公开(公告)号：KR1020150042055A
公开(公告)日：2015-04-20
申请号：KR1020130120791
申请日：2013-10-10
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/31111 , H01L21/31122 , H01L21/31133 , H01L21/31138 , H01L21/32139 , H01L29/66545 , H01L29/66795 , H01L21/0273 , H01L21/768 , H01L29/66409 , H01L29/66477
Abstract: 본발명은반도체소자의제조방법을제공한다. 그의방법은, 기판상에제 1 패턴과제 2 패턴을형성하는단계와, 상기제 1 패턴상에제 1 하드마스크층과제 2 하드마스크층을형성하는단계와, 상기제 1 하드마스크층과상기제 2 하드마스크층 상에의해노출되는상기제 2 패턴의제 1 처리공정을수행하는단계와, 상기제 2 하드마스크층과상기제 1 하드마스크층을순차적으로제거하는단계를포함한다. 여기서, 상기제 2 하드마스크층은상기제 2 패턴에대해 100:1 내지 10000:1의식각선택비로제거될수 있다.
Abstract translation: 本发明提出一种半导体器件的制造方法。 本发明包括：板上制造1号图案和2号图案的阶段; 形成1号硬掩模层和2号硬掩模层的阶段; 执行暴露于上述1号硬掩模层和2号硬掩模层的上述2号图案的1号制造工艺的阶段; 以及依次删除No.2硬掩模层和No.1硬掩模层的阶段。 当删除时，可以以100:1或10000:1的选择性蚀刻速率将No.2硬掩模层删除到2号图案。 。
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公开(公告)号：KR1020080076173A
公开(公告)日：2008-08-20
申请号：KR1020070015742
申请日：2007-02-15
Applicant: 삼성전자주식회사
IPC: H01L27/105
CPC classification number: H01L27/11521 , H01L21/0206 , H01L21/28282 , H01L21/31116 , H01L21/31122 , H01L21/32136 , H01L27/115 , H01L27/11502 , H01L27/11507 , H01L28/55
Abstract: A method of forming a metal oxide layer pattern and a method of forming a semiconductor device using the same are provided to improve reliability of the semiconductor device by removing etching residue remaining on a lateral wall of a metal oxide layer pattern with source gas containing halogen gas. A method of forming a metal oxide layer pattern includes the steps of: forming a metal oxide layer and a conductive layer on a substrate(100); patterning the metal oxide layer and conductive layer to form a conductive layer pattern and a preliminary metal oxide layer pattern whose line width increases as going down on the substrate; subjecting the preliminary metal oxide layer pattern to a plasma treatment using gas containing 0.1~10 % of halogen element and source gas containing inert gas, in order to form a metal oxide layer pattern(110) with the reduced lower line width. The metal oxide layer pattern is one selected from a group including Al2O3, HfO2, ZrO2, TaO2, HfAlO, ZrSiO, HfSiO, and LaAlO.
Abstract translation: 提供一种形成金属氧化物层图案的方法和使用其形成半导体器件的方法，以通过除去残留在金属氧化物层图案的侧壁上的残留在含有卤素气体的源气体的蚀刻残留物来提高半导体器件的可靠性 。 形成金属氧化物层图案的方法包括以下步骤：在衬底（100）上形成金属氧化物层和导电层; 图案化金属氧化物层和导电层以形成导线层图案和线宽随衬底上升而下降的初步金属氧化物层图案; 使用含有0.1〜10％的卤素元素的气体和含有惰性气体的原料气对初级金属氧化物层图案进行等离子体处理，以形成具有减小的下行宽度的金属氧化物层图案（110）。 金属氧化物层图案是从包括Al 2 O 3，HfO 2，ZrO 2，TaO 2，HfAlO，ZrSiO，HfSiO和LaAlO的组中选择的。
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公开(公告)号：KR102077150B1
公开(公告)日：2020-02-13
申请号：KR1020130111393
申请日：2013-09-16
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
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