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公开(公告)号：KR1020160119329A
公开(公告)日：2016-10-13
申请号：KR1020150047075
申请日：2015-04-02
Applicant: 삼성전자주식회사
IPC: H01L21/033 , H01L21/311 , H01L21/3065
CPC classification number: H01L21/31144 , H01L21/31116 , H01L21/76816
Abstract: 본발명의실시예에따른반도체소자의제조방법은식각대상막이형성된기판상에마스크패턴을형성하는것, 제 1 식각공정에의해상기마스크패턴의측벽에형성된제 1 변형패턴에노출된식각대상막의일부분을식각하여제 1 서브트렌치를형성하는것, 및제 2 식각공정에의해, 상기마스크패턴의상기측벽에형성된제 2 변형패턴에노출되고상기제 1 서브트렌치에의해노출된상기식각대상막을연속적으로식각하여제 2 서브트렌치를형성하는것을포함하되, 상기제 1 변형패턴의외측벽은상기기판의상부면에대해제 1 각도를갖고, 상기제 2 변형패턴의외측벽은상기기판의상부면에대해상기제 1 각도와다른제 2 각도를가질수 있다.
Abstract translation: 公开了制造半导体器件的方法。 该方法可以包括在衬底上形成目标层，在目标层上形成掩模图案，执行蚀刻目标层并形成第一子沟槽的第一工艺，以及执行第二工艺以进一步蚀刻目标层和 形成第二子沟槽。 第一和第二侧壁图案可分别形成在掩模图案的侧壁上，以分别在第一和第二工艺中用作蚀刻掩模。 第一和第二侧壁图案的外侧壁可以形成为相对于基板的顶表面具有不同的角度。
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公开(公告)号：KR1020150031672A
公开(公告)日：2015-03-25
申请号：KR1020130111148
申请日：2013-09-16
Applicant: 삼성전자주식회사
IPC: H01L21/312 , H01L21/027
CPC classification number: H01L21/0337 , H01L21/0332 , H01L21/31144 , H01L21/32155 , H01L21/76814 , H01L21/76816 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10876 , H01L27/10885 , H01L27/11524 , H01L27/11556 , H01L28/91 , H01L21/3122 , H01L21/0273 , H01L27/10844 , H01L27/11517
Abstract: 기판 상에 적어도 하나 이상의 몰딩층을 형성하고, 상기 몰딩층 상에 서로 식각 선택비가 상이한 실리콘 마스크 층, 제1 및 제2 마스크 층들, 및 마스크 패턴을 수직으로 정렬되도록 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 마스크 층을 제2 마스크 패턴으로 패터닝하고, 상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 제1 마스크 층을 제1 마스크 패턴으로 패터닝하고, 상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 실리콘 마스크 층을 실리콘 마스크 패턴으로 패터닝하고, 상기 실리콘 마스크 패턴에 불순물을 도핑하여 식각 선택비가 향상된 하드 마스크 패턴으로 변환시키고, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 몰딩층을 수직으로 관통하는 고종횡비 컨택(HARC) 구조의 홀을 형성하고, 및 상기 하� �� 마스크 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법이 설명된다.
Abstract translation: 本发明涉及半导体器件的制造方法。 半导体器件的制造方法包括：在基板上形成至少一个成型层; 在模制层上垂直排列硅掩模层，第一和第二掩模层以及具有不同蚀刻选择性的掩模图案; 使用掩模图案作为蚀刻掩模将第二掩模层图案化为第二掩模图案; 使用第二掩模图案作为蚀刻掩模将第一掩模层图案化为第一掩模图案; 使用第一掩模图案作为蚀刻掩模，将硅掩模层图案化为硅掩模图案; 通过在硅掩模图案中掺杂杂质将硅掩模图案转换成具有改进的蚀刻选择性的硬掩模图案; 通过使用硬掩模图案作为蚀刻掩模，形成垂直穿过成型层的高纵横比接触结构的孔; 并去除硬掩模图案。
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公开(公告)号：KR100843236B1
公开(公告)日：2008-07-03
申请号：KR1020070012347
申请日：2007-02-06
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/32139 , H01L21/0337 , H01L21/0338 , H01L21/31116 , H01L21/32137 , H01L21/31144
Abstract: A method for forming a fine pattern of a semiconductor device by using a double patterning process is provided to form easily a pattern having a fine pitch by overcoming a limit of resolution in a photolithography process. A hard mask layer is formed on first and second regions of a substrate(100) including an etching target layer(120). A plurality of mask patterns(130,150a) and a buffer layer(140) are formed on the hard mask layer. A first etch process is performed to etch the buffer layer and the hard mask layer in the first and second regions by using an RIE(Reactive Ion Etching) method. A second etch process is performed to form a hard mask pattern(124b) by accumulating polymer byproducts(160) in the first region and etching the hard mask layer in the second region. The polymer byproducts are removed from the first region. An etching target layer pattern is formed by etching the exposed surface of the etching target layer.
Abstract translation: 提供了一种通过使用双重图案化工艺来形成半导体器件的精细图案的方法，以通过克服光刻工艺中的分辨率极限来容易地形成具有细间距的图案。 在包括蚀刻目标层（120）的基板（100）的第一和第二区域上形成硬掩模层。 在硬掩模层上形成多个掩模图案（130,150a）和缓冲层（140）。 执行第一蚀刻工艺以通过使用RIE（反应离子蚀刻）方法来蚀刻第一和第二区域中的缓冲层和硬掩模层。 执行第二蚀刻工艺以通过在第一区域中聚集聚合物副产物（160）并蚀刻第二区域中的硬掩模层来形成硬掩模图案（124b）。 从第一区域去除聚合物副产物。 通过蚀刻蚀刻目标层的暴露表面来形成蚀刻目标层图案。
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公开(公告)号：KR100790999B1
公开(公告)日：2008-01-03
申请号：KR1020060101028
申请日：2006-10-17
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/0338 , H01L21/0337 , H01L21/3086 , H01L21/3088 , H01L21/32139 , Y10S438/947 , G03F7/70466
Abstract: A method for forming fine patterns of a semiconductor device using a double patterning process is provided to obtain a good sidewall profile by etching an etch target layer after etching a mask pattern including a polysilicon layer. A protective layer(110) is formed on an etch target layer(106) of a substrate(100). A hard mask layer is formed on the protective layer. A plurality of first mask patterns are formed in a first pitch on the hard mask layer. A plurality of second mask patterns are formed between the first mask patterns. The hard mask layer is etched by using the first mask patterns and the second mask patterns as an etch mask, in order to form a hard mask pattern for exposing the protective layer. The first mask patterns and the second mask patterns are removed. The etch target layer is exposed by removing the exposed part of the protective layer. A plurality of fine patterns are formed in 1/2 of the first pitch by etching the etch target layer.
Abstract translation: 提供了使用双重图案化工艺形成半导体器件的精细图案的方法，以在蚀刻包括多晶硅层的掩模图案之后蚀刻蚀刻目标层以获得良好的侧壁轮廓。 在衬底（100）的蚀刻目标层（106）上形成保护层（110）。 在保护层上形成硬掩模层。 在硬掩模层上以第一间距形成多个第一掩模图案。 在第一掩模图案之间形成多个第二掩模图案。 通过使用第一掩模图案和第二掩模图案作为蚀刻掩模来蚀刻硬掩模层，以形成用于暴露保护层的硬掩模图案。 去除第一掩模图案和第二掩模图案。 通过去除保护层的暴露部分来暴露蚀刻目标层。 通过蚀刻蚀刻目标层，以1/2的第一间距形成多个精细图案。
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Patent Agency Ranking
公开(公告)号：KR1020160116915A
公开(公告)日：2016-10-10
申请号：KR1020150045330
申请日：2015-03-31
Applicant: 삼성전자주식회사
IPC: H01L21/3205 , H01L21/56 , H01L21/311 , H01L21/3213
CPC classification number: H01L21/31144 , H01L21/31116 , H01L21/32136 , H01L21/76816
Abstract: 본발명의기술적사상에의한반도체소자제조방법은, 절연층이형성된기판을준비하고, 절연층상에금속성하드마스크를형성하고, 절연층을일부식각하여리세스를형성하고, 리세스의내측벽에금속성보호막을형성하고, 금속성보호막을이용하여절연층을식각하여절연층을관통하는홀을형성하고, 금속성하드마스크및 금속성보호막을제거하는것을포함한다.
Abstract translation: 一种制造半导体器件的方法，所述方法包括在衬底上形成绝缘层; 在绝缘层上形成金属硬掩模图案; 通过部分蚀刻绝缘层形成凹部; 在所述凹部的内侧壁上形成金属保护层; 通过使用金属硬掩模图案和金属保护层作为蚀刻掩模来蚀刻绝缘层以形成穿透绝缘层的孔; 并移除金属硬掩模图案和金属保护层。
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公开(公告)号：KR101576958B1
公开(公告)日：2015-12-11
申请号：KR1020090083513
申请日：2009-09-04
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L21/31122 , H01J37/32357 , H01L21/31116 , H01L21/31138 , H01L27/11521
Abstract: 식각속도를증가시킬수 있는반도체소자의제조방법에관해개시한다. 이를위해본 발명은, 기판상에하부패턴을형성하는단계, 하부패턴상에적어도하나의유전막을형성하는단계, 적어도하나의유전막상에상부유전막을형성하는단계, 상부유전막상에상부유전막의일부영역을노출시키는상부패턴을형성하는단계및 상부유전막의일부영역을등방성식각하는단계를포함한다.
Abstract translation: 公开了一种制造能够提高蚀刻速率的半导体器件的方法。 为此，本发明提供了一种制造半导体器件的方法，包括在衬底上形成下图案，在下图案上形成至少一个介电膜，在至少一个介电膜上形成顶介电膜， 形成暴露该区域的上部图案，并且各向同性地蚀刻上部电介质膜的一部分。
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公开(公告)号：KR1020090004172A
公开(公告)日：2009-01-12
申请号：KR1020070068170
申请日：2007-07-06
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G03F7/70466 , H01L21/0337 , H01L21/0338
Abstract: A method of forming a fine pitch hard mask and a formation method of fine patterns of semiconductor device are provided to form the various pattern with the excellent CD uniformity by using the double patterning process. The first, second and third hard mask layers(20,30,40) having different etch property are successively formed on a substrate(10). A plurality of first sacrificed patterns(60a) which are repeatedly formed into the first pitch are formed on the third hard mask. A plurality of fourth hard mask patterns(70a) are formed on the side wall of the first sacrificed pattern. The desired first hard mask pattern of the height is formed by etching the third, second and first hard mask layers successively using the fourth hard mask pattern as the etching mask. The trench of the desired depth is created by etching the substrate using the first hard mask pattern as the etching mask.
Abstract translation: 提供形成细间距硬掩模的方法和半导体器件的精细图案的形成方法，以通过使用双重图案化工艺形成具有优异的CD均匀性的各种图案。 具有不同蚀刻性质的第一，第二和第三硬掩模层（20,30,40）依次形成在衬底（10）上。 在第三硬掩模上形成有重复形成为第一间距的多个第一牺牲图案（60a）。 在第一牺牲图案的侧壁上形成多个第四硬掩模图案（70a）。 通过使用第四硬掩模图案作为蚀刻掩模，依次蚀刻第三，第二和第一硬掩模层来形成高度的期望的第一硬掩模图案。 通过使用第一硬掩模图案作为蚀刻掩模蚀刻衬底来产生所需深度的沟槽。
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公开(公告)号：KR102171265B1
公开(公告)日：2020-10-28
申请号：KR1020140085355
申请日：2014-07-08
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/308 , H01L21/3213 , H01L21/033
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公开(公告)号：KR102053720B1
公开(公告)日：2019-12-09
申请号：KR1020130025384
申请日：2013-03-11
Applicant: 삼성전자주식회사 , 한양대학교 산학협력단
IPC: H05H1/00 , H01L21/205 , H01L21/3065
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