公开(公告)号：KR20210030545A

公开(公告)日：2021-03-18

申请号：KR1020190111656A

申请日：2019-09-09

Applicant: 삼성전자주식회사

Inventor： 선종우 ,  한제우 ,  김태화

IPC: H01J37/32 ,  H01L21/67 ,  H01L21/683

CPC classification number: H01J37/32183 ,  H01J37/32091 ,  H01J37/32623 ,  H01L21/67069 ,  H01L21/6831

Abstract: 본 발명의 실시예에 따른 플라즈마 에칭 장치는, 반도체 기판에 대한 플라즈마 에칭 공정이 수행되는 챔버의 내부에 에칭 가스를 공급하기 위한 에칭 가스 공급부, 상기 반도체 기판을 지지하고 고주파 RF 전원을 인가받아 상기 에칭 가스로부터 플라즈마를 생성하는 플라즈마 생성부, 상기 플라즈마 생성부에 상기 고주파 RF 전원을 공급하는 전원부, 및 상기 플라즈마 생성부 및 상기 전원부 사이에 연결되어 상기 고주파 RF 전원을 전달하고, 비동축 영역 및 동축 영역을 갖는 RF 피드를 포함하고, 상기 RF 피드의 반사계수는 0.1 이하일 수 있다.

公开(公告)号：KR101728320B1

公开(公告)日：2017-04-20

申请号：KR1020110064867

申请日：2011-06-30

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  유영섭 ,  민경진 ,  최한메 ,  구봉진 ,  양상렬 ,  김기철 ,  우상윤 ,  한제우 ,  박태진 ,  오정민 ,  임종성 ,  장용문 ,  이지은

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/90 ,  H01L27/10852

Abstract: 반도체소자의제조방법이제공된다. 반도체소자의제조방법은기판상에제1 내지제n 희생층과제1 내지제n 지지층이번갈아순차로적층된복합막을형성하고, 복합막을관통하는복수의개구부를형성하고, 복수의개구부내에하부전극을형성하고, 제1 내지제n 지지층의일부와제1 내지제n 희생층의일부또는전부를제거하되, 제1 내지제n 지지층의일부와제1 내지제n 희생층의일부또는전부를제거하는것은, (a) 제k(단, k는 n에서 1까지순차로감소하는자연수) 지지층의일부를제거하여제k 희생층의일부를노출시키는단계; (b) 제k 희생층의노출면을통해제k 희생층을전부제거하는단계; (a) 단계와 (b) 단계를 2회이상반복하여하부전극을지지하는복수의지지대를형성하는것을포함하고, 하부전극상에유전막및 상부전극을형성하는것을포함한다.

公开(公告)号：KR1020160119329A

公开(公告)日：2016-10-13

申请号：KR1020150047075

申请日：2015-04-02

Applicant: 삼성전자주식회사

Inventor： 한제우 ,  윤준호 ,  김교혁 ,  김동찬 ,  김성연 ,  박재홍 ,  박진영 ,  전경엽

IPC: H01L21/033 ,  H01L21/311 ,  H01L21/3065

CPC classification number: H01L21/31144 ,  H01L21/31116 ,  H01L21/76816

Abstract: 본발명의실시예에따른반도체소자의제조방법은식각대상막이형성된기판상에마스크패턴을형성하는것, 제 1 식각공정에의해상기마스크패턴의측벽에형성된제 1 변형패턴에노출된식각대상막의일부분을식각하여제 1 서브트렌치를형성하는것, 및제 2 식각공정에의해, 상기마스크패턴의상기측벽에형성된제 2 변형패턴에노출되고상기제 1 서브트렌치에의해노출된상기식각대상막을연속적으로식각하여제 2 서브트렌치를형성하는것을포함하되, 상기제 1 변형패턴의외측벽은상기기판의상부면에대해제 1 각도를갖고, 상기제 2 변형패턴의외측벽은상기기판의상부면에대해상기제 1 각도와다른제 2 각도를가질수 있다.

Abstract translation: 公开了制造半导体器件的方法。 该方法可以包括在衬底上形成目标层，在目标层上形成掩模图案，执行蚀刻目标层并形成第一子沟槽的第一工艺，以及执行第二工艺以进一步蚀刻目标层和 形成第二子沟槽。 第一和第二侧壁图案可分别形成在掩模图案的侧壁上，以分别在第一和第二工艺中用作蚀刻掩模。 第一和第二侧壁图案的外侧壁可以形成为相对于基板的顶表面具有不同的角度。

公开(公告)号：KR1020120000612A

公开(公告)日：2012-01-04

申请号：KR1020100060948

申请日：2010-06-28

Applicant: 삼성전자주식회사

Inventor： 전용호 ,  김동현 ,  한제우 ,  신경섭

IPC: H01L21/3065 ,  H01L23/12

CPC classification number: H01L21/30655 ,  H01L21/76898

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to protect the sidewall of an etched opening by simultaneously performing plasma deposition processes with a first gas and a second gas. CONSTITUTION: An upper electrode(110) comprises a first electrode(112) and a second electrode(114) which are arranged on the top of a chamber(102). The upper electrode is connected to a source power supply device(140) through a first switch. A bottom electrode(120) is connected to a bias power supply device through a second switch. An exhausting part, which includes the vacuum pump(160) communicated with the lower part of the chamber, is included in one side of the chamber. A gas supply part(130) offers a source gas within the chamber.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，通过用第一气体和第二气体同时进行等离子体沉积工艺来保护蚀刻开口的侧壁。 构成：上电极（110）包括布置在腔室（102）顶部的第一电极（112）和第二电极（114）。 上电极通过第一开关连接到源电源装置（140）。 底部电极（120）通过第二开关连接到偏置电源装置。 包括与室的下部连通的真空泵（160）的排气部分包括在室的一侧。 气体供应部分（130）在腔室内提供源气体。

公开(公告)号：KR1020080069037A

公开(公告)日：2008-07-25

申请号：KR1020070006622

申请日：2007-01-22

Applicant: 삼성전자주식회사

Inventor： 한제우 ,  김동현 ,  정승필 ,  강창진 ,  민경진

IPC: H01L21/336

Abstract: A semiconductor device with a metal gate formed on active fins and a method for manufacturing the same are provided to form a metal gate pattern without voids by reducing an aspect ratio of a gap between active fins. A method for manufacturing a semiconductor device includes: forming active fins(104) on a semiconductor substrate(100) extending in a cross direction; forming a silicon pattern(132) in a lower region of a gap between the active fins; forming a metal layer(134) on the semiconductor substrate having a silicon pattern; patterning the metal pattern to form a metal gate pattern intersecting lower surfaces of the active fins on a upper region of the gap; and patterning the silicon pattern to form a silicon gate pattern on a lower region of the gate overlapping with the metal gate pattern.

Abstract translation: 提供了一种在有源散热片上形成有金属栅的半导体器件及其制造方法，通过减小活性散热片之间的间隙的纵横比来形成无空隙的金属栅极图案。 一种制造半导体器件的方法包括：在横向延伸的半导体衬底上形成活性鳍片（104）; 在有源鳍片之间的间隙的下部区域中形成硅图案（132）; 在具有硅图案的半导体衬底上形成金属层（134）; 图案化金属图案以形成与间隙的上部区域上的活动鳍片的下表面相交的金属栅极图案; 以及图案化硅图案以在与金属栅极图案重叠的栅极的下部区域上形成硅栅极图案。

公开(公告)号：KR100790999B1

公开(公告)日：2008-01-03

申请号：KR1020060101028

申请日：2006-10-17

Applicant: 삼성전자주식회사

Inventor： 전경엽 ,  김명철 ,  이학선 ,  한제우

IPC: H01L21/027

CPC classification number: H01L21/0338 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/32139 ,  Y10S438/947 ,  G03F7/70466

Abstract: A method for forming fine patterns of a semiconductor device using a double patterning process is provided to obtain a good sidewall profile by etching an etch target layer after etching a mask pattern including a polysilicon layer. A protective layer(110) is formed on an etch target layer(106) of a substrate(100). A hard mask layer is formed on the protective layer. A plurality of first mask patterns are formed in a first pitch on the hard mask layer. A plurality of second mask patterns are formed between the first mask patterns. The hard mask layer is etched by using the first mask patterns and the second mask patterns as an etch mask, in order to form a hard mask pattern for exposing the protective layer. The first mask patterns and the second mask patterns are removed. The etch target layer is exposed by removing the exposed part of the protective layer. A plurality of fine patterns are formed in 1/2 of the first pitch by etching the etch target layer.

Abstract translation: 提供了使用双重图案化工艺形成半导体器件的精细图案的方法，以在蚀刻包括多晶硅层的掩模图案之后蚀刻蚀刻目标层以获得良好的侧壁轮廓。 在衬底（100）的蚀刻目标层（106）上形成保护层（110）。 在保护层上形成硬掩模层。 在硬掩模层上以第一间距形成多个第一掩模图案。 在第一掩模图案之间形成多个第二掩模图案。 通过使用第一掩模图案和第二掩模图案作为蚀刻掩模来蚀刻硬掩模层，以形成用于暴露保护层的硬掩模图案。 去除第一掩模图案和第二掩模图案。 通过去除保护层的暴露部分来暴露蚀刻目标层。 通过蚀刻蚀刻目标层，以1/2的第一间距形成多个精细图案。

公开(公告)号：KR102171265B1

公开(公告)日：2020-10-28

申请号：KR1020140085355

申请日：2014-07-08

Applicant: 삼성전자주식회사

Inventor： 전경엽 ,  김동찬 ,  민경진 ,  박재홍 ,  한제우

IPC: H01L21/027 ,  H01L21/308 ,  H01L21/3213 ,  H01L21/033

公开(公告)号：KR1020130007255A

公开(公告)日：2013-01-18

申请号：KR1020110064867

申请日：2011-06-30

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  유영섭 ,  민경진 ,  최한메 ,  구봉진 ,  양상렬 ,  김기철 ,  우상윤 ,  한제우 ,  박태진 ,  오정민 ,  임종성 ,  장용문 ,  이지은

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/90 ,  H01L27/10852

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to prevent material reaction between a sacrificial layer and a bottom electrode by forming a conformal silicide preventing layer in the inner wall of an opening part. CONSTITUTION: A sacrificial layer(151,153) and a support layer(152,154) are successively laminated on a composite layer(150). The composite layer is formed on a substrate(100). A plurality of opening passing through the composite layer are formed. The opening unit exposes a lower contact plug(130) via the composite layer and an etch stop layer(140). A bottom electrode(180) is formed in the plurality of opening parts. A part of a support layer and a part or the entire of the sacrificial layer are removed. A silicide preventing layer(170) is formed in the inner wall of the opening part.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过在开口部的内壁中形成保形硅化物防止层来防止牺牲层与底部电极之间的材料反应。 构成：牺牲层（151,153）和支撑层（152,154）依次层压在复合层（150）上。 复合层形成在基板（100）上。 形成穿过复合层的多个开口。 打开单元通过复合层和蚀刻停止层（140）暴露下接触塞（130）。 底部电极（180）形成在多个开口部分中。 支撑层的一部分和牺牲层的一部分或全部被去除。 在开口部的内壁形成硅化物防止层（170）。

公开(公告)号：KR1020100048731A

公开(公告)日：2010-05-11

申请号：KR1020080108014

申请日：2008-10-31

Applicant: 삼성전자주식회사

Inventor： 한제우 ,  정승필 ,  김동찬

IPC: H01L21/027 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L21/31144

Abstract: PURPOSE: A method for forming a semiconductor device with an aluminum oxide layer mask is provided to etch vertical gate structures by forming a mask pattern which is resistant to an etching gas. CONSTITUTION: A first gate selection line(320) and a second gate selection line(710) are formed on a semiconductor substrate(1100). A gate structure(10) with a cell gate structure is formed between the first gate selection line and the second gate selection line. The gate structure includes one of a metal layer, a poly silicon layer, an oxide silicon layer, a semiconductor layer and an insulation layer. A mask pattern(100) based on an aluminum oxide layer is formed on the gate structure. The gate structure is etched using the mask pattern as an etching mask. A channel hole which passes through the each layer of the gate structure is formed.

Abstract translation: 目的：提供一种用于形成具有氧化铝层掩模的半导体器件的方法，以通过形成耐蚀刻气体的掩模图案来蚀刻垂直栅极结构。 构成：在半导体衬底（1100）上形成第一栅极选择线（320）和第二栅极选择线（710）。 具有单元栅极结构的栅极结构（10）形成在第一栅极选择线和第二栅极选择线之间。 栅极结构包括金属层，多晶硅层，氧化物硅层，半导体层和绝缘层中的一个。 在栅极结构上形成基于氧化铝层的掩模图案（100）。 使用掩模图案作为蚀刻掩模蚀刻栅极结构。 形成通过栅极结构的每一层的通道孔。

公开(公告)号：KR100843204B1

公开(公告)日：2008-07-02

申请号：KR1020060089250

申请日：2006-09-14

Applicant: 삼성전자주식회사

Inventor： 한제우 ,  김명철 ,  김동현

IPC: H01L21/3065

CPC classification number: H01L21/32136 ,  H01L21/28282 ,  H01L27/105 ,  H01L27/11568

Abstract: 게이트 절연층의 피팅현상을 방지할 수 있는 반도체 소자의 제조방법이 개시된다. 본 발명의 반도체 소자의 제조방법은 반도체기판 상의 제1영역에 적어도 제1 게이트 절연층 및 제1 금속층을 포함한 제1 게이트 물질층을 증착하는 제1단계; 상기 반도체기판 상의 제2영역에 적어도 제2 게이트 절연층 및 폴리실리콘층을 포함한 제2 게이트 물질층을 증착하는 제2단계; 상기 제1 게이트 물질층 및 상기 제2 게이트 물질층 상에 하드마스크 패턴을 형성하는 제3단계; 및 상기 하드마스크 패턴을 마스크로 사용하여 상기 제1 게이트 물질층 및 상기 제2 게이트 물질층을 식각하여 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 제4단계;를 포함하고, 상기 제4단계는 CF
4 및 CH
4 를 포함하는 제1 식각가스를 사용하여 상기 제1 금속층 및 상기 폴리실리콘층을 동시에 건식식각하는 단계를 포함하며 제1 금속층이 완전히 식각될 때 폴리실리콘층은 상기 제2 게이트 절연층 상에 잔류하는 것을 특징으로 한다. 이에 의해 폴리실리콘의 식각률에 대하여 제1 금속층의 식각률을 상대적으로 향상시킬 수 있으며 고밀도의 게이트 패턴을 형성할 수 있다.
식각 선택비, 폴리실리콘, 질화탄탈륨, 게이트