公开(公告)号：KR1020040035131A

公开(公告)日：2004-04-29

申请号：KR1020020063873

申请日：2002-10-18

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  하민우 ,  오재근

IPC: H01L29/70

Abstract: PURPOSE: A junction termination structure of a semiconductor device is provided to boost a breakdown voltage without increasing a size of the semiconductor device by using a silicon oxide trench and a floating field limiting ring to form the junction termination structure. CONSTITUTION: A junction termination structure of a semiconductor device includes a first conductive type semiconductor layer, a second conductive type active region, one or more second conductive type junction terminal regions, and an insulating layer. The second conductive type active region is formed on the first conductive type semiconductor layer. The second conductive type junction terminal regions are formed at a predetermined position apart from the second conductive type junction terminal regions. The insulating layer is formed between the second conductive type junction terminal regions within the first conductive type semiconductor layer.

Abstract translation: 目的：提供半导体器件的接线端接结构，以通过使用氧化硅沟槽和浮动场限制环来形成接合端接结构来提高击穿电压而不增加半导体器件的尺寸。 构成：半导体器件的接合端接结构包括第一导电类型半导体层，第二导电型有源区，一个或多个第二导电型结端子区和绝缘层。 第二导电型有源区形成在第一导电型半导体层上。 第二导电型结端子区域形成在与第二导电型结端子区域隔开的预定位置处。 绝缘层形成在第一导电类型半导体层内的第二导电型结端子区域之间。

公开(公告)号：KR100625215B1

公开(公告)日：2006-09-18

申请号：KR1020040097125

申请日：2004-11-24

Applicant: 재단법인서울대학교산학협력재단

Inventor： 하민우 ,  이승철 ,  한민구

IPC: H01L29/778 ,  H01L21/324

Abstract: 본 발명은 후처리 어닐링 (post annealing) 기술에 관한 것으로, GaN 소자의 드레인 전류 증가, 트랜스 컨덕턴스(transconductance) 증가, 누설 전류 감소 및 항복 전압 (breakdown voltage) 증가를 위하여 GaN 소자가 제작된 뒤 소자에 엑시머 레이저 펄스 (excimer laser pulse)를 가하는 것이다. 본 발명에 따른 엑시머 레이저 펄스를 이용한 후처리 어닐링 방법은 공정이 용이하며 쇼트키 게이트 (Schottky gate)의 열화 없이 GaN 소자의 전기적 특성을 개선할 수 있다.
후처리 어닐링, 엑시머 레이저, GaN, 높은 전자이동도 트랜지스터

Abstract translation: 本发明涉及一种治疗后退火（后退火）技术，后部元件是由增加GaN器件的漏极电流GaN器件，增加跨导（互导），减少漏电流和增加击穿电压（击穿电压） 准分子激光脉冲被应用。 利用受激准分子激光脉冲在根据本发明的中间退火方法可以促进该过程，并且提高了GaN器件的电学特性，而不肖特基栅极（肖特基栅）的劣化后。

公开(公告)号：KR100522519B1

公开(公告)日：2005-10-18

申请号：KR1020020031918

申请日：2002-06-07

Applicant: 재단법인서울대학교산학협력재단 ,  매그나칩 반도체 유한회사

Inventor： 한민구 ,  전병철 ,  이유상 ,  오재근 ,  이승철 ,  하민우 ,  지인환 ,  심진섭

IPC: H01L29/74

Abstract: 본 발명은 사이리스터(Thyristor)로 동작하는 고전압 소자 구조에 게이트 커플링을 사용하며, 정전기 보호 사이리스터에 있어서, 고전압 소자의 특성에 따른 입/출력 신호의 상승/하강 시간과 ESD 펄스의 상승/하강 시간의 차이에 따라 상기 게이트 커플링 동작이 이루어지도록 필드 산화막 또는 두꺼운 산화막을 게이트 산화막으로 사용한다.

公开(公告)号：KR1020050083340A

公开(公告)日：2005-08-26

申请号：KR1020040011835

申请日：2004-02-23

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  하민우 ,  최연익 ,  전병철 ,  이승철

IPC: H01L29/70

CPC classification number: H01L29/7397 ,  H01L29/0804 ,  H01L29/083

Abstract: 본 발명은 반도체 스위칭 소자에 관한 것으로, 특히 트렌치 IGBT(Insulated Gate Bipolar Transistor) 구조에 플로팅 PN 접합영역을 구비하여 사이리스트 래치-업 특성을 지닌 이중 게이트 트랜지스터에 관한 것이다.
본 발명의 이중 게이트 트랜지스터는 제1 도전형의 캐소드 영역과 제1 도전형의 플로팅 베이스 영역을 구비하며, 이들 사이의 병목 현상으로 인해 발생하는 JFET 저항(R
JFET )에 의해 빠른 사이리스터 래치-업 동작을 수행하도록 한다. 또한, 상기 제1 도전형의 캐소드 영역과 상기 제1 도전형의 플로팅 베이스 영역 사이의 길이에 의해 조절되는 JFET 저항(R
JFET )의 크기를 조절하여 상기 이중 게이트 트랜지스터의 특성을 제어한다. 본 발명에 의하면, 낮은 순방향 전압 강하 특성과 높은 전류 포화 특성을 갖는 이중 게이트 트랜지스터의 구현이 가능하다.

公开(公告)号：KR1020050012901A

公开(公告)日：2005-02-02

申请号：KR1020030051596

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H02H3/08

Abstract: PURPOSE: A protection circuit is provided to prevent breakdown of a power device caused due to the high voltage of a power source unit upon occurrence of short-circuit of a load. CONSTITUTION: A protection circuit(200) comprises a pass transistor(210), a pull-down unit(220), and a reset diode(230). The pass transistor has a gate connected to a gate of an insulated gate type power device at a gate A, and transfers an anode voltage to a node B. The pull-down unit is connected between a gate electrode terminal of the insulated gate type power device and the node B, and pulls down the voltage of the node A when the voltage at the node B is higher than a threshold voltage. The reset diode lowers the voltage of the node B to zero when the voltage of the gate electrode terminal is zero.

Abstract translation: 目的：提供保护电路，以防止在发生负载短路时由于电源单元的高压而导致的功率器件故障。 构成：保护电路（200）包括传输晶体管（210），下拉单元（220）和复位二极管（230）。 传输晶体管在栅极A处具有连接到绝缘栅型功率器件的栅极的栅极，并将阳极电压传输到节点B.该下拉单元连接在绝缘栅极型功率的栅电极端子 器件和节点B，并且当节点B处的电压高于阈值电压时，降低节点A的电压。 当栅电极端子的电压为零时，复位二极管将节点B的电压降低到零。

公开(公告)号：KR1020030094673A

公开(公告)日：2003-12-18

申请号：KR1020020031918

申请日：2002-06-07

Applicant: 재단법인서울대학교산학협력재단 ,  매그나칩 반도체 유한회사

Inventor： 한민구 ,  전병철 ,  이유상 ,  오재근 ,  이승철 ,  하민우 ,  지인환 ,  심진섭

IPC: H01L29/74

Abstract: PURPOSE: An electrostatic discharge(ESD) protection thyristor is provided to reduce a trigger voltage of a thyristor and improve an ESD characteristic by forming a gate-coupled thyristor(GCT) using a gate coupling concept in a device structure functioning as the thyristor. CONSTITUTION: The ESD protection thyristor uses a field oxide layer or a thick oxide layer as a gate oxide layer, including a gate coupling thyristor structure to prevent static electricity of a high voltage device. The gate coupling operation is performed according to a difference of time interval between the rising/falling time of an input/output signal and the rising/falling time of an ESD pulse.

Abstract translation: 目的：提供一种静电放电（ESD）保护晶闸管，以减少晶闸管的触发电压，并通过在用作晶闸管的器件结构中使用栅极耦合概念形成栅极耦合晶闸管（GCT）来提高ESD特性。 构成：ESD保护晶闸管使用场氧化物层或厚氧化物层作为栅极氧化层，包括栅极耦合晶闸管结构，以防止高压器件的静电。 根据输入/输出信号的上升/下降时间与ESD脉冲的上升/下降时间之间的时间间隔的差异执行栅极耦合操作。