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公开(公告)号：KR100625215B1
公开(公告)日：2006-09-18
申请号：KR1020040097125
申请日：2004-11-24
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/778 , H01L21/324
Abstract: 본 발명은 후처리 어닐링 (post annealing) 기술에 관한 것으로, GaN 소자의 드레인 전류 증가, 트랜스 컨덕턴스(transconductance) 증가, 누설 전류 감소 및 항복 전압 (breakdown voltage) 증가를 위하여 GaN 소자가 제작된 뒤 소자에 엑시머 레이저 펄스 (excimer laser pulse)를 가하는 것이다. 본 발명에 따른 엑시머 레이저 펄스를 이용한 후처리 어닐링 방법은 공정이 용이하며 쇼트키 게이트 (Schottky gate)의 열화 없이 GaN 소자의 전기적 특성을 개선할 수 있다.
후처리 어닐링, 엑시머 레이저, GaN, 높은 전자이동도 트랜지스터Abstract translation: 本发明涉及一种治疗后退火（后退火）技术，后部元件是由增加GaN器件的漏极电流GaN器件，增加跨导（互导），减少漏电流和增加击穿电压（击穿电压） 准分子激光脉冲被应用。 利用受激准分子激光脉冲在根据本发明的中间退火方法可以促进该过程，并且提高了GaN器件的电学特性，而不肖特基栅极（肖特基栅）的劣化后。
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公开(公告)号：KR100522519B1
公开(公告)日：2005-10-18
申请号：KR1020020031918
申请日：2002-06-07
Applicant: 재단법인서울대학교산학협력재단 , 매그나칩 반도체 유한회사
IPC: H01L29/74
Abstract: 본 발명은 사이리스터(Thyristor)로 동작하는 고전압 소자 구조에 게이트 커플링을 사용하며, 정전기 보호 사이리스터에 있어서, 고전압 소자의 특성에 따른 입/출력 신호의 상승/하강 시간과 ESD 펄스의 상승/하강 시간의 차이에 따라 상기 게이트 커플링 동작이 이루어지도록 필드 산화막 또는 두꺼운 산화막을 게이트 산화막으로 사용한다.
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公开(公告)号：KR1020050083340A
公开(公告)日：2005-08-26
申请号：KR1020040011835
申请日：2004-02-23
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/70
CPC classification number: H01L29/7397 , H01L29/0804 , H01L29/083
Abstract: 본 발명은 반도체 스위칭 소자에 관한 것으로, 특히 트렌치 IGBT(Insulated Gate Bipolar Transistor) 구조에 플로팅 PN 접합영역을 구비하여 사이리스트 래치-업 특성을 지닌 이중 게이트 트랜지스터에 관한 것이다.
본 발명의 이중 게이트 트랜지스터는 제1 도전형의 캐소드 영역과 제1 도전형의 플로팅 베이스 영역을 구비하며, 이들 사이의 병목 현상으로 인해 발생하는 JFET 저항(R
JFET )에 의해 빠른 사이리스터 래치-업 동작을 수행하도록 한다. 또한, 상기 제1 도전형의 캐소드 영역과 상기 제1 도전형의 플로팅 베이스 영역 사이의 길이에 의해 조절되는 JFET 저항(R
JFET )의 크기를 조절하여 상기 이중 게이트 트랜지스터의 특성을 제어한다. 본 발명에 의하면, 낮은 순방향 전압 강하 특성과 높은 전류 포화 특성을 갖는 이중 게이트 트랜지스터의 구현이 가능하다.-
公开(公告)号：KR1020050051274A
公开(公告)日：2005-06-01
申请号：KR1020030085035
申请日：2003-11-27
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/73
Abstract: 본 발명은 전극이 칩 전면에 위치하는 수평형 절연게이트 바이폴라 트랜지스터에 관한 것이다.
본 발명의 수평형 절연게이트 바이폴라 트랜지스터는 소스 영역 내에 트렌치를 형성하여 소스 영역이 부분적으로 중단되도록 함으로써 소스 영역을 감싸고 있는 베이스 영역의 저항을 부분적으로 낮추어 주어 기생 사이리스트의 래치-업을 낮추도록 한다. 또한, 게이트 전극을 트렌치 내에 연장되도록 형성함으로써 유효 채널 폭을 증가시켜 순방향 전압 강하의 증가 없이 기생 사이리스터 래치-업을 억제 할 수 있도록 한다.-
公开(公告)号：KR1020030094673A
公开(公告)日：2003-12-18
申请号：KR1020020031918
申请日：2002-06-07
Applicant: 재단법인서울대학교산학협력재단 , 매그나칩 반도체 유한회사
IPC: H01L29/74
Abstract: PURPOSE: An electrostatic discharge(ESD) protection thyristor is provided to reduce a trigger voltage of a thyristor and improve an ESD characteristic by forming a gate-coupled thyristor(GCT) using a gate coupling concept in a device structure functioning as the thyristor. CONSTITUTION: The ESD protection thyristor uses a field oxide layer or a thick oxide layer as a gate oxide layer, including a gate coupling thyristor structure to prevent static electricity of a high voltage device. The gate coupling operation is performed according to a difference of time interval between the rising/falling time of an input/output signal and the rising/falling time of an ESD pulse.
Abstract translation: 目的：提供一种静电放电（ESD）保护晶闸管，以减少晶闸管的触发电压，并通过在用作晶闸管的器件结构中使用栅极耦合概念形成栅极耦合晶闸管（GCT）来提高ESD特性。 构成：ESD保护晶闸管使用场氧化物层或厚氧化物层作为栅极氧化层，包括栅极耦合晶闸管结构，以防止高压器件的静电。 根据输入/输出信号的上升/下降时间与ESD脉冲的上升/下降时间之间的时间间隔的差异执行栅极耦合操作。
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Patent Agency Ranking
公开(公告)号：KR1020030077186A
公开(公告)日：2003-10-01
申请号：KR1020020016134
申请日：2002-03-25
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/74
Abstract: PURPOSE: A MOS(Metal-Oxide-Semiconductor) controlled thyristor is provided to be capable of increasing the maximum controllable current of the MOS controlled thyristor and restraining the snap-back phenomenon of the MOS controlled thyristor by using a trench gate structure. CONSTITUTION: A MOS controlled thyristor is provided with a trench gate(203) for simultaneously forming a finger gate and a main gate by etching a plurality of trenches to the vertical direction of the trench gate before forming the trench gate and a P-type base(201) self-aligned by using the trench gate as a mask. At this time, the channel width of the main gate is increased through the trench gate. Preferably, a plurality of trenches are formed at the trench gate.
Abstract translation: 目的：提供MOS（金属氧化物半导体）控制晶闸管，以便能够增加MOS控制晶闸管的最大可控电流，并通过使用沟槽栅极结构来抑制MOS控制晶闸管的快速反应现象。 构成：MOS控制晶闸管设置有沟槽栅极（203），用于在形成沟槽栅极之前通过在沟槽栅极的垂直方向上蚀刻多个沟槽同时形成指状栅极和主栅极，并且P型基极 （201）通过使用沟槽栅作为掩模进行自对准。 此时，主栅极的沟道宽度通过沟槽栅极增加。 优选地，在沟槽栅极处形成多个沟槽。
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公开(公告)号：KR100463029B1
公开(公告)日：2004-12-23
申请号：KR1020020016135
申请日：2002-03-25
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/74
Abstract: PURPOSE: A horizontal type thyristor is provided to be capable of improving forward current saturation characteristics and obtaining fast switching characteristics for reducing power consumption at turn-off state. CONSTITUTION: A horizontal type thyristor is provided with a substrate(430), an anode and a cathode formed at the upper portion of the substrate, the first N+ type region(402) formed at the lower portion of the anode, a P+ type region(404a) formed at the lower portion of an FOC(Floating Ohmic Contact), and the second N+ type region(404b) formed at the lower portion of the anode for being electrically connected with the P+ region formed at the lower portion of the FOC. At this time, electrons are flowed from the second N+ type region by flowing holes having the same quantity of the electrons into the P+ type region, according to the principle of charge neutrality.
Abstract translation: 目的：提供一种水平型晶闸管，能够改善正向电流饱和特性并获得快速开关特性，以降低关断状态下的功耗。 本发明公开了一种水平型晶闸管，其包括衬底（430），形成在衬底上部的阳极和阴极，形成在阳极下部的第一N +型区域（402），形成在衬底上的P +型区域 在FOC（浮动欧姆接触）的下部形成的第一N +型区域（404a）和形成在阳极下部的第二N +型区域（404b），用于与在FOC的下部形成的P +区域电连接 。 此时，根据电荷中性原理，通过使具有相同量的电子的空穴流入P +型区域，电子从第二N +型区域流动。
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公开(公告)号：KR100520430B1
公开(公告)日：2005-10-11
申请号：KR1020030085035
申请日：2003-11-27
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/73
Abstract: 본 발명은 전극이 칩 전면에 위치하는 수평형 절연게이트 바이폴라 트랜지스터에 관한 것이다.
본 발명의 수평형 절연게이트 바이폴라 트랜지스터는 소스 영역 내에 트렌치를 형성하여 소스 영역이 부분적으로 중단되도록 함으로써 소스 영역을 감싸고 있는 베이스 영역의 저항을 부분적으로 낮추어 주어 기생 사이리스트의 래치-업을 낮추도록 한다. 또한, 게이트 전극을 트렌치 내에 연장되도록 형성함으로써 유효 채널 폭을 증가시켜 순방향 전압 강하의 증가 없이 기생 사이리스터 래치-업을 억제 할 수 있도록 한다.-
公开(公告)号：KR100533687B1
公开(公告)日：2005-12-05
申请号：KR1020040011835
申请日：2004-02-23
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/70
Abstract: 본 발명은 반도체 스위칭 소자에 관한 것으로, 특히 트렌치 IGBT(Insulated Gate Bipolar Transistor) 구조에 플로팅 PN 접합영역을 구비하여 사이리스트 래치-업 특성을 지닌 이중 게이트 트랜지스터에 관한 것이다.
본 발명의 이중 게이트 트랜지스터는 제1 도전형의 캐소드 영역과 제1 도전형의 플로팅 베이스 영역을 구비하며, 이들 사이의 병목 현상으로 인해 발생하는 JFET 저항(R
JFET )에 의해 빠른 사이리스터 래치-업 동작을 수행하도록 한다. 또한, 상기 제1 도전형의 캐소드 영역과 상기 제1 도전형의 플로팅 베이스 영역 사이의 길이에 의해 조절되는 JFET 저항(R
JFET )의 크기를 조절하여 상기 이중 게이트 트랜지스터의 특성을 제어한다. 본 발명에 의하면, 낮은 순방향 전압 강하 특성과 높은 전류 포화 특성을 갖는 이중 게이트 트랜지스터의 구현이 가능하다.-
公开(公告)号：KR1020030077187A
公开(公告)日：2003-10-01
申请号：KR1020020016135
申请日：2002-03-25
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/74
Abstract: PURPOSE: A horizontal type thyristor is provided to be capable of improving forward current saturation characteristics and obtaining fast switching characteristics for reducing power consumption at turn-off state. CONSTITUTION: A horizontal type thyristor is provided with a substrate(430), an anode and a cathode formed at the upper portion of the substrate, the first N+ type region(402) formed at the lower portion of the anode, a P+ type region(404a) formed at the lower portion of an FOC(Floating Ohmic Contact), and the second N+ type region(404b) formed at the lower portion of the anode for being electrically connected with the P+ region formed at the lower portion of the FOC. At this time, electrons are flowed from the second N+ type region by flowing holes having the same quantity of the electrons into the P+ type region, according to the principle of charge neutrality.
Abstract translation: 目的：提供一种水平型晶闸管，能够提高正向电流饱和特性，并获得快速的开关特性，以减少关断状态下的功耗。 构造：水平型晶闸管设置有形成在基板的上部的基板（430），阳极和阴极，形成在阳极的下部的第一N +型区域（402），P +型区域 形成在FOC（浮动欧姆接触件）的下部的第二N +型区域（404a）和形成在阳极下部的第二N +型区域（404b），用于与形成在FOC的下部的P +区域电连接 。 此时，根据电荷中性原理，电子通过将具有相同量的电子的空穴流入P +型区域而从第二N +型区域流出。
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