公开(公告)号：KR1020020071574A

公开(公告)日：2002-09-13

申请号：KR1020010011687

申请日：2001-03-07

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  김두영 ,  임무섭 ,  이유상 ,  오재근 ,  전병철

IPC: H01L29/78

Abstract: PURPOSE: An SOI(Silicon On Insulator) LDMOSFET(Lateral Double Diffused Metal Oxide Semiconductor Field Effect Transistor) is provided to improve trade-off characteristics of a breakdown voltage and an on-resistance by using a vacuum layer as a buried layer. CONSTITUTION: An SOI LDMOSFET comprises a source electrode(41), a drain electrode(43), a gate electrode(42), a P-body(32) and an N-drift region(30). At this time, a buried layer having a vacuum layer in a defined portion is formed under the P-body(32) and the N-drift region(30). At this time, the buried layer comprises a buried vacuum layer(61) formed with the vacuum layer and a buried oxidation layer(62) formed with an oxidation layer.

Abstract translation: 目的：提供SOI（绝缘体上硅）LDMOSFET（横向双扩散金属氧化物半导体场效应晶体管），通过使用真空层作为掩埋层来提高击穿电压和导通电阻的折衷特性。 构成：SOI LDMOSFET包括源电极（41），漏电极（43），栅电极（42），P体（32）和N漂移区（30）。 此时，在P体（32）和N漂移区（30）的下方形成具有限定部分的真空层的掩埋层。 此时，埋层包括由真空层形成的掩埋真空层（61）和形成有氧化层的掩埋氧化层（62）。

公开(公告)号：KR100625214B1

公开(公告)日：2006-09-20

申请号：KR1020050005441

申请日：2005-01-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 지인환 ,  전병철 ,  최영환 ,  김수성 ,  한민구

IPC: H01L29/73

Abstract: 본 발명은 보호회로를 내장한 절연게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; 이하 IGBT라 칭함)에 관한 것이다. 본 발명의 절연 게이트형 반도체 장치는 반도체층과; 상기 반도체층에 형성된 주 IGBT 소자와; 상기 주 IGBT 소자와 인접하여 상기 반도체층에 형성되며, 상기 주 IGBT 소자에 비정상적인 고전류가 흐를 경우 그 내부의 전압이 상승하는 플로팅 웰과; MOSFET 소자를 구비하며, 상기 플로팅 웰로부터 인가되는 전압의 크기가 상기 MOSFET의 문턱전압 이상인 경우 상기 주 IGBT 소자에 흐르는 전류를 감소시키는 보호회로를 포함함을 특징으로 한다.
절연게이트 바이폴라 트랜지스터, 스위칭 소자, 애벌런치 에너지, 플로팅 웰

Abstract translation: 本发明涉及内置有保护电路的绝缘栅双极型晶体管（以下称为IGBT）。 本发明的绝缘栅半导体器件包括：半导体层; 主要的IGBT元件形成在半导体层中; 形成在与主IGBT元件相邻的半导体层中并且当异常高电流流过主IGBT元件时内部电压升高的浮动阱; 以及保护电路，用于当从浮阱施加的电压的大小等于或大于MOSFET的阈值电压时，减小流过主IGBT元件的电流。

公开(公告)号：KR100522519B1

公开(公告)日：2005-10-18

申请号：KR1020020031918

申请日：2002-06-07

Applicant: 재단법인서울대학교산학협력재단 ,  매그나칩 반도체 유한회사

Inventor： 한민구 ,  전병철 ,  이유상 ,  오재근 ,  이승철 ,  하민우 ,  지인환 ,  심진섭

IPC: H01L29/74

Abstract: 본 발명은 사이리스터(Thyristor)로 동작하는 고전압 소자 구조에 게이트 커플링을 사용하며, 정전기 보호 사이리스터에 있어서, 고전압 소자의 특성에 따른 입/출력 신호의 상승/하강 시간과 ESD 펄스의 상승/하강 시간의 차이에 따라 상기 게이트 커플링 동작이 이루어지도록 필드 산화막 또는 두꺼운 산화막을 게이트 산화막으로 사용한다.

公开(公告)号：KR1020050083340A

公开(公告)日：2005-08-26

申请号：KR1020040011835

申请日：2004-02-23

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  하민우 ,  최연익 ,  전병철 ,  이승철

IPC: H01L29/70

CPC classification number: H01L29/7397 ,  H01L29/0804 ,  H01L29/083

Abstract: 본 발명은 반도체 스위칭 소자에 관한 것으로, 특히 트렌치 IGBT(Insulated Gate Bipolar Transistor) 구조에 플로팅 PN 접합영역을 구비하여 사이리스트 래치-업 특성을 지닌 이중 게이트 트랜지스터에 관한 것이다.
본 발명의 이중 게이트 트랜지스터는 제1 도전형의 캐소드 영역과 제1 도전형의 플로팅 베이스 영역을 구비하며, 이들 사이의 병목 현상으로 인해 발생하는 JFET 저항(R
JFET )에 의해 빠른 사이리스터 래치-업 동작을 수행하도록 한다. 또한, 상기 제1 도전형의 캐소드 영역과 상기 제1 도전형의 플로팅 베이스 영역 사이의 길이에 의해 조절되는 JFET 저항(R
JFET )의 크기를 조절하여 상기 이중 게이트 트랜지스터의 특성을 제어한다. 본 발명에 의하면, 낮은 순방향 전압 강하 특성과 높은 전류 포화 특성을 갖는 이중 게이트 트랜지스터의 구현이 가능하다.

公开(公告)号：KR1020050012901A

公开(公告)日：2005-02-02

申请号：KR1020030051596

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H02H3/08

Abstract: PURPOSE: A protection circuit is provided to prevent breakdown of a power device caused due to the high voltage of a power source unit upon occurrence of short-circuit of a load. CONSTITUTION: A protection circuit(200) comprises a pass transistor(210), a pull-down unit(220), and a reset diode(230). The pass transistor has a gate connected to a gate of an insulated gate type power device at a gate A, and transfers an anode voltage to a node B. The pull-down unit is connected between a gate electrode terminal of the insulated gate type power device and the node B, and pulls down the voltage of the node A when the voltage at the node B is higher than a threshold voltage. The reset diode lowers the voltage of the node B to zero when the voltage of the gate electrode terminal is zero.

Abstract translation: 目的：提供保护电路，以防止在发生负载短路时由于电源单元的高压而导致的功率器件故障。 构成：保护电路（200）包括传输晶体管（210），下拉单元（220）和复位二极管（230）。 传输晶体管在栅极A处具有连接到绝缘栅型功率器件的栅极的栅极，并将阳极电压传输到节点B.该下拉单元连接在绝缘栅极型功率的栅电极端子 器件和节点B，并且当节点B处的电压高于阈值电压时，降低节点A的电压。 当栅电极端子的电压为零时，复位二极管将节点B的电压降低到零。

公开(公告)号：KR1020030094673A

公开(公告)日：2003-12-18

申请号：KR1020020031918

申请日：2002-06-07

Applicant: 재단법인서울대학교산학협력재단 ,  매그나칩 반도체 유한회사

Inventor： 한민구 ,  전병철 ,  이유상 ,  오재근 ,  이승철 ,  하민우 ,  지인환 ,  심진섭

IPC: H01L29/74

Abstract: PURPOSE: An electrostatic discharge(ESD) protection thyristor is provided to reduce a trigger voltage of a thyristor and improve an ESD characteristic by forming a gate-coupled thyristor(GCT) using a gate coupling concept in a device structure functioning as the thyristor. CONSTITUTION: The ESD protection thyristor uses a field oxide layer or a thick oxide layer as a gate oxide layer, including a gate coupling thyristor structure to prevent static electricity of a high voltage device. The gate coupling operation is performed according to a difference of time interval between the rising/falling time of an input/output signal and the rising/falling time of an ESD pulse.

Abstract translation: 目的：提供一种静电放电（ESD）保护晶闸管，以减少晶闸管的触发电压，并通过在用作晶闸管的器件结构中使用栅极耦合概念形成栅极耦合晶闸管（GCT）来提高ESD特性。 构成：ESD保护晶闸管使用场氧化物层或厚氧化物层作为栅极氧化层，包括栅极耦合晶闸管结构，以防止高压器件的静电。 根据输入/输出信号的上升/下降时间与ESD脉冲的上升/下降时间之间的时间间隔的差异执行栅极耦合操作。

公开(公告)号：KR100403519B1

公开(公告)日：2003-10-30

申请号：KR1020010011687

申请日：2001-03-07

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  김두영 ,  임무섭 ,  이유상 ,  오재근 ,  전병철

IPC: H01L29/78

Abstract: PURPOSE: An SOI(Silicon On Insulator) LDMOSFET(Lateral Double Diffused Metal Oxide Semiconductor Field Effect Transistor) is provided to improve trade-off characteristics of a breakdown voltage and an on-resistance by using a vacuum layer as a buried layer. CONSTITUTION: An SOI LDMOSFET comprises a source electrode(41), a drain electrode(43), a gate electrode(42), a P-body(32) and an N-drift region(30). At this time, a buried layer having a vacuum layer in a defined portion is formed under the P-body(32) and the N-drift region(30). At this time, the buried layer comprises a buried vacuum layer(61) formed with the vacuum layer and a buried oxidation layer(62) formed with an oxidation layer.

Abstract translation: 目的：提供SOI（绝缘体上硅）LDMOSFET（横向双扩散金属氧化物半导体场效应晶体管），以通过使用真空层作为掩埋层来提高击穿电压和导通电阻的折衷特性。 构成：SOI LDMOSFET包括源电极（41），漏电极（43），栅电极（42），P体（32）和N漂移区（30）。 此时，在P体（32）和N漂移区（30）下方形成在限定部分中具有真空层的掩埋层。 此时，埋层包括由真空层形成的埋入真空层（61）和由氧化层形成的埋入氧化层（62）。

公开(公告)号：KR1020030077186A

公开(公告)日：2003-10-01

申请号：KR1020020016134

申请日：2002-03-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  오재근 ,  이유상 ,  전병철 ,  이승철

IPC: H01L29/74

Abstract: PURPOSE: A MOS(Metal-Oxide-Semiconductor) controlled thyristor is provided to be capable of increasing the maximum controllable current of the MOS controlled thyristor and restraining the snap-back phenomenon of the MOS controlled thyristor by using a trench gate structure. CONSTITUTION: A MOS controlled thyristor is provided with a trench gate(203) for simultaneously forming a finger gate and a main gate by etching a plurality of trenches to the vertical direction of the trench gate before forming the trench gate and a P-type base(201) self-aligned by using the trench gate as a mask. At this time, the channel width of the main gate is increased through the trench gate. Preferably, a plurality of trenches are formed at the trench gate.

Abstract translation: 目的：提供MOS（金属氧化物半导体）控制晶闸管，以便能够增加MOS控制晶闸管的最大可控电流，并通过使用沟槽栅极结构来抑制MOS控制晶闸管的快速反应现象。 构成：MOS控制晶闸管设置有沟槽栅极（203），用于在形成沟槽栅极之前通过在沟槽栅极的垂直方向上蚀刻多个沟槽同时形成指状栅极和主栅极，并且P型基极 （201）通过使用沟槽栅作为掩模进行自对准。 此时，主栅极的沟道宽度通过沟槽栅极增加。 优选地，在沟槽栅极处形成多个沟槽。

公开(公告)号：KR100501236B1

公开(公告)日：2005-07-18

申请号：KR1020030051594

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H01L29/74

Abstract: 본 발명은 부하의 단락시 전원부의 고전압으로 인해 전력소자가 파괴되는 것을 방지하기 위한 보호회로를 구비한 에미터 스위치 사이리스터에 관한 것이다.
본 발명은 보호회로에 의해 플로팅 에미터의 전압을 감지하여 EST의 안쪽 게이트 전압을 낮추어줌으로써 EST의 단락유지를 위해 필수적인 고전압 전류 포화특성을 얻을 수 있도록 하며, 본 발명에 의한 EST는 산업용 모터 제어에서 통상 요구되는 10㎲ 정도의 단락유지 특성을 갖는다.

公开(公告)号：KR100463028B1

公开(公告)日：2004-12-23

申请号：KR1020020016134

申请日：2002-03-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  오재근 ,  이유상 ,  전병철 ,  이승철

IPC: H01L29/74

Abstract: PURPOSE: A MOS(Metal-Oxide-Semiconductor) controlled thyristor is provided to be capable of increasing the maximum controllable current of the MOS controlled thyristor and restraining the snap-back phenomenon of the MOS controlled thyristor by using a trench gate structure. CONSTITUTION: A MOS controlled thyristor is provided with a trench gate(203) for simultaneously forming a finger gate and a main gate by etching a plurality of trenches to the vertical direction of the trench gate before forming the trench gate and a P-type base(201) self-aligned by using the trench gate as a mask. At this time, the channel width of the main gate is increased through the trench gate. Preferably, a plurality of trenches are formed at the trench gate.

Abstract translation: 目的：提供MOS（金属氧化物半导体）控制晶闸管，以便能够通过使用沟槽栅极结构来增加MOS控制晶闸管的最大可控电流并抑制MOS控制晶闸管的回跳现象。 本发明的MOS控制晶闸管具有沟槽栅极（203），用于在形成沟槽栅极和P型基极之前，通过在沟槽栅极的垂直方向上蚀刻多个沟槽来同时形成指栅极和主栅极 （201）通过使用沟槽栅作为掩模来自对准。 此时，主栅极的沟道宽度通过沟槽栅极增加。 优选地，在沟槽栅极处形成多个沟槽。