公开(公告)号：KR100501236B1

公开(公告)日：2005-07-18

申请号：KR1020030051594

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H01L29/74

Abstract: 본 발명은 부하의 단락시 전원부의 고전압으로 인해 전력소자가 파괴되는 것을 방지하기 위한 보호회로를 구비한 에미터 스위치 사이리스터에 관한 것이다.
본 발명은 보호회로에 의해 플로팅 에미터의 전압을 감지하여 EST의 안쪽 게이트 전압을 낮추어줌으로써 EST의 단락유지를 위해 필수적인 고전압 전류 포화특성을 얻을 수 있도록 하며, 본 발명에 의한 EST는 산업용 모터 제어에서 통상 요구되는 10㎲ 정도의 단락유지 특성을 갖는다.

公开(公告)号：KR100463028B1

公开(公告)日：2004-12-23

申请号：KR1020020016134

申请日：2002-03-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  오재근 ,  이유상 ,  전병철 ,  이승철

IPC: H01L29/74

Abstract: PURPOSE: A MOS(Metal-Oxide-Semiconductor) controlled thyristor is provided to be capable of increasing the maximum controllable current of the MOS controlled thyristor and restraining the snap-back phenomenon of the MOS controlled thyristor by using a trench gate structure. CONSTITUTION: A MOS controlled thyristor is provided with a trench gate(203) for simultaneously forming a finger gate and a main gate by etching a plurality of trenches to the vertical direction of the trench gate before forming the trench gate and a P-type base(201) self-aligned by using the trench gate as a mask. At this time, the channel width of the main gate is increased through the trench gate. Preferably, a plurality of trenches are formed at the trench gate.

Abstract translation: 目的：提供MOS（金属氧化物半导体）控制晶闸管，以便能够通过使用沟槽栅极结构来增加MOS控制晶闸管的最大可控电流并抑制MOS控制晶闸管的回跳现象。 本发明的MOS控制晶闸管具有沟槽栅极（203），用于在形成沟槽栅极和P型基极之前，通过在沟槽栅极的垂直方向上蚀刻多个沟槽来同时形成指栅极和主栅极 （201）通过使用沟槽栅作为掩模来自对准。 此时，主栅极的沟道宽度通过沟槽栅极增加。 优选地，在沟槽栅极处形成多个沟槽。

公开(公告)号：KR100520430B1

公开(公告)日：2005-10-11

申请号：KR1020030085035

申请日：2003-11-27

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  오재근 ,  이승철

IPC: H01L29/73

Abstract: 본 발명은 전극이 칩 전면에 위치하는 수평형 절연게이트 바이폴라 트랜지스터에 관한 것이다.
본 발명의 수평형 절연게이트 바이폴라 트랜지스터는 소스 영역 내에 트렌치를 형성하여 소스 영역이 부분적으로 중단되도록 함으로써 소스 영역을 감싸고 있는 베이스 영역의 저항을 부분적으로 낮추어 주어 기생 사이리스트의 래치-업을 낮추도록 한다. 또한, 게이트 전극을 트렌치 내에 연장되도록 형성함으로써 유효 채널 폭을 증가시켜 순방향 전압 강하의 증가 없이 기생 사이리스터 래치-업을 억제 할 수 있도록 한다.

公开(公告)号：KR100463029B1

公开(公告)日：2004-12-23

申请号：KR1020020016135

申请日：2002-03-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  이유상 ,  김수성 ,  오재근 ,  이승철 ,  최연익

IPC: H01L29/74

Abstract: PURPOSE: A horizontal type thyristor is provided to be capable of improving forward current saturation characteristics and obtaining fast switching characteristics for reducing power consumption at turn-off state. CONSTITUTION: A horizontal type thyristor is provided with a substrate(430), an anode and a cathode formed at the upper portion of the substrate, the first N+ type region(402) formed at the lower portion of the anode, a P+ type region(404a) formed at the lower portion of an FOC(Floating Ohmic Contact), and the second N+ type region(404b) formed at the lower portion of the anode for being electrically connected with the P+ region formed at the lower portion of the FOC. At this time, electrons are flowed from the second N+ type region by flowing holes having the same quantity of the electrons into the P+ type region, according to the principle of charge neutrality.

Abstract translation: 目的：提供一种水平型晶闸管，能够改善正向电流饱和特性并获得快速开关特性，以降低关断状态下的功耗。 本发明公开了一种水平型晶闸管，其包括衬底（430），形成在衬底上部的阳极和阴极，形成在阳极下部的第一N +型区域（402），形成在衬底上的P +型区域 在FOC（浮动欧姆接触）的下部形成的第一N +型区域（404a）和形成在阳极下部的第二N +型区域（404b），用于与在FOC的下部形成的P +区域电连接 。 此时，根据电荷中性原理，通过使具有相同量的电子的空穴流入P +型区域，电子从第二N +型区域流动。

公开(公告)号：KR1020020071574A

公开(公告)日：2002-09-13

申请号：KR1020010011687

申请日：2001-03-07

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  김두영 ,  임무섭 ,  이유상 ,  오재근 ,  전병철

IPC: H01L29/78

Abstract: PURPOSE: An SOI(Silicon On Insulator) LDMOSFET(Lateral Double Diffused Metal Oxide Semiconductor Field Effect Transistor) is provided to improve trade-off characteristics of a breakdown voltage and an on-resistance by using a vacuum layer as a buried layer. CONSTITUTION: An SOI LDMOSFET comprises a source electrode(41), a drain electrode(43), a gate electrode(42), a P-body(32) and an N-drift region(30). At this time, a buried layer having a vacuum layer in a defined portion is formed under the P-body(32) and the N-drift region(30). At this time, the buried layer comprises a buried vacuum layer(61) formed with the vacuum layer and a buried oxidation layer(62) formed with an oxidation layer.

Abstract translation: 目的：提供SOI（绝缘体上硅）LDMOSFET（横向双扩散金属氧化物半导体场效应晶体管），通过使用真空层作为掩埋层来提高击穿电压和导通电阻的折衷特性。 构成：SOI LDMOSFET包括源电极（41），漏电极（43），栅电极（42），P体（32）和N漂移区（30）。 此时，在P体（32）和N漂移区（30）的下方形成具有限定部分的真空层的掩埋层。 此时，埋层包括由真空层形成的掩埋真空层（61）和形成有氧化层的掩埋氧化层（62）。

公开(公告)号：KR100539401B1

公开(公告)日：2005-12-27

申请号：KR1020030051596

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H02H3/08

Abstract: 본 발명은 부하의 단락시 전원부의 고전압으로 인해 전력소자가 파괴되는 것을 방지하기 위한 절연게이트형 전력소자의 단락상태 유지를 위한 보호회로에 관한 것이다.
본 발명은 부하의 단락시 전원부의 고전압으로 인해, 상기 부하에 애노드가 연결된 절연게이트형 전력소자가 파괴되는 것을 방지하기 위한 보호회로에 있어서, 게이트가 노드 A에서 상기 게이트절연형 전력소자의 게이트와 연결되고, 상기 애노드 전압을 노드 B로 전달하는 패스 트랜지스터와; 상기 절연게이트형 전력소자의 게이트전극 단자와 상기 노드 B와의 사이에 연결되고, 상기 노드 B에서의 전압이 문턱전압 이상일 경우 상기 노드 A의 전압을 강하시키는 풀-다운(pull-down)부와; 상기 게이트전극 단자의 전압이 0일 경우 상기 노드 B의 전압을 0로 낮추는 리셋 다이오드를 포함하여 구성됨을 특징으로 한다.

公开(公告)号：KR100533687B1

公开(公告)日：2005-12-05

申请号：KR1020040011835

申请日：2004-02-23

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  하민우 ,  최연익 ,  전병철 ,  이승철

IPC: H01L29/70

Abstract: 본 발명은 반도체 스위칭 소자에 관한 것으로, 특히 트렌치 IGBT(Insulated Gate Bipolar Transistor) 구조에 플로팅 PN 접합영역을 구비하여 사이리스트 래치-업 특성을 지닌 이중 게이트 트랜지스터에 관한 것이다.
본 발명의 이중 게이트 트랜지스터는 제1 도전형의 캐소드 영역과 제1 도전형의 플로팅 베이스 영역을 구비하며, 이들 사이의 병목 현상으로 인해 발생하는 JFET 저항(R
JFET )에 의해 빠른 사이리스터 래치-업 동작을 수행하도록 한다. 또한, 상기 제1 도전형의 캐소드 영역과 상기 제1 도전형의 플로팅 베이스 영역 사이의 길이에 의해 조절되는 JFET 저항(R
JFET )의 크기를 조절하여 상기 이중 게이트 트랜지스터의 특성을 제어한다. 본 발명에 의하면, 낮은 순방향 전압 강하 특성과 높은 전류 포화 특성을 갖는 이중 게이트 트랜지스터의 구현이 가능하다.

公开(公告)号：KR100485131B1

公开(公告)日：2005-04-25

申请号：KR1020020063873

申请日：2002-10-18

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  하민우 ,  오재근

IPC: H01L29/70

Abstract: 본 발명은 반도체 소자의 접합 마감(junction termination) 기술에 관한 것으로, 특히 반도체 소자의 항복전압 특성 개선을 위한 실리콘 산화막 트렌치와 전계 제한 확산링(Floating Field Limiting Ring: 이하 FLR이라 칭함)을 이용한 반도체 소자의 접합 마감 구조에 관한 것이다.
본 발명의 접합 마감 구조는 제1 도전형의 반도체층과; 상기 제1 도전형의 반도체층에 형성된 제2 도전형의 주접합영역과; 상기 주접합영역과 간격을 두고, 각각 서로 이격 되어 형성된 적어도 하나 이상의 제2 도전형의 접합 마감 영역(FLR: floating feld limiting ring) 및 소자의 항복전압 특성을 개선하기 위해, 상기 주접합영역과 상기 접합 마감 영역 사이 또는 상기 적어도 하나 이상의 접합 마감 영역들 사이에 형성된 트렌치 구조의 절연층을 포함하는 것을 특징으로 한다.

公开(公告)号：KR1020050012593A

公开(公告)日：2005-02-02

申请号：KR1020030051594

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H01L29/74

Abstract: PURPOSE: An emitter switched thyristor having a protection circuit is provided to improve the short-circuit withstanding capability of an EST(Emitter Switched Thyristor). CONSTITUTION: A protection circuit(200) prevents an emitter switched thyristor(100) from being broken due to a high voltage by dropping a gate voltage after detecting a voltage of a floating emitter. A transistor drops a voltage of a node A in case the voltage of the floating emitter increases more than a threshold voltage. A reset diode(202) drops a voltage of a node B in case the voltage of the gate electrode terminal(110) is zero. A resistance device(203) is connected between the gate electrode terminal of the emitter switched thyristor and a second gate electrode(110B).

Abstract translation: 目的：提供具有保护电路的发射极开关晶闸管，以提高EST（发射极开关晶闸管）的短路耐受能力。 构成：保护电路（200）通过在检测到浮动发射极的电压之后降低栅极电压来防止发射极开关晶闸管（100）由于高电压而损坏。 在浮动发射极的电压增加超过阈值电压的情况下，晶体管降低节点A的电压。 在栅电极端子（110）的电压为零的情况下，复位二极管（202）降低节点B的电压。 电阻装置（203）连接在发射极开关晶闸管的栅电极端子和第二栅电极（110B）之间。

公开(公告)号：KR1020040035131A

公开(公告)日：2004-04-29

申请号：KR1020020063873

申请日：2002-10-18

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  하민우 ,  오재근

IPC: H01L29/70

Abstract: PURPOSE: A junction termination structure of a semiconductor device is provided to boost a breakdown voltage without increasing a size of the semiconductor device by using a silicon oxide trench and a floating field limiting ring to form the junction termination structure. CONSTITUTION: A junction termination structure of a semiconductor device includes a first conductive type semiconductor layer, a second conductive type active region, one or more second conductive type junction terminal regions, and an insulating layer. The second conductive type active region is formed on the first conductive type semiconductor layer. The second conductive type junction terminal regions are formed at a predetermined position apart from the second conductive type junction terminal regions. The insulating layer is formed between the second conductive type junction terminal regions within the first conductive type semiconductor layer.

Abstract translation: 目的：提供半导体器件的接线端接结构，以通过使用氧化硅沟槽和浮动场限制环来形成接合端接结构来提高击穿电压而不增加半导体器件的尺寸。 构成：半导体器件的接合端接结构包括第一导电类型半导体层，第二导电型有源区，一个或多个第二导电型结端子区和绝缘层。 第二导电型有源区形成在第一导电型半导体层上。 第二导电型结端子区域形成在与第二导电型结端子区域隔开的预定位置处。 绝缘层形成在第一导电类型半导体层内的第二导电型结端子区域之间。