公开(公告)号：KR100841398B1

公开(公告)日：2008-06-26

申请号：KR1020070020391

申请日：2007-02-28

Applicant: 한국원자력연구원 ,  재단법인서울대학교산학협력재단

Inventor： 한민구 ,  지인환 ,  하민우 ,  조규헌 ,  이병철 ,  한영환 ,  박성희

IPC: H01L29/73

Abstract: A method and an apparatus for improving an electrical characteristic of a BRT device are provided to manufacture the BRT device having a high performance switching by irradiating an optimized electron beam on the BRT device. An electron beam is irradiated on a BRT(Base Resistance controlled Thyristor) device to extract a first specific condition value of the electron beam which shortens a lifespan of minor carrier. The electron beam of the extracted first specific condition value is irradiated on other BRT device. The other BRT device is subjected to a thermal annealing process to extract a second specific condition value which increases a threshold voltage. Another BRT device is subjected to the thermal annealing process of the extracted specific condition value.

Abstract translation: 提供一种用于改善BRT装置的电气特性的方法和装置，以通过在BRT装置上照射优化的电子束来制造具有高性能切换的BRT装置。 电子束照射在BRT（基极电阻控制晶闸管）器件上，以提取缩短次要载流子寿命的电子束的第一特定条件值。 提取的第一特定条件值的电子束照射在其他BRT装置上。 对其他BRT器件进行热退火处理，以提取增加阈值电压的第二特定条件值。 对另一BRT装置进行提取的特定条件值的热退火处理。

公开(公告)号：KR100761867B1

公开(公告)日：2007-09-28

申请号：KR1020060051439

申请日：2006-06-08

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  하민우 ,  최영환

IPC: H01L21/318 ,  H01L29/45 ,  H01L29/47

CPC classification number: H01L21/0254 ,  H01L21/02554 ,  H01L21/02592 ,  H01L21/043 ,  H01L21/324 ,  H01L2924/1033

Abstract: A nitride-based semiconductor device is provided to improve a forward current-voltage characteristic by decreasing the ohmic junction resistance of a GaN device. An ohmic junction layer is formed on a GaN-based semiconductor layer(102). A silicon atomic diffusion layer is formed between the GaN-based semiconductor layer and the ohmic junction layer. The GaN-based semiconductor layer can be one of a horizontal GaN schottky barrier diode, a vertical bulk schottky barrier diode, an MESFET(metal semiconductor field effect transistor) or an HEMT(high electron mobility transistor).

Abstract translation: 提供氮化物基半导体器件，以通过降低GaN器件的欧姆结电阻来改善正向电流 - 电压特性。 在GaN基半导体层（102）上形成欧姆结层。 在GaN基半导体层和欧姆结层之间形成硅原子扩散层。 GaN系半导体层可以是水平GaN肖特基势垒二极管，立体积肖特基势垒二极管，MESFET（金属半导体场效应晶体管）或HEMT（高电子迁移率晶体管）之一。

公开(公告)号：KR101207701B1

公开(公告)日：2012-12-03

申请号：KR1020060022682

申请日：2006-03-10

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 하민우 ,  최영환 ,  임지용 ,  한민구

IPC: H01L29/778

Abstract: 본 발명은 질화물계 반도체 소자에 관한 것으로, 특히 GaN계 반도체 소자의 항복전압을 높이고 누설전류를 감소시키는 구조 및 그 제조방법에 관한 것이다.
본 발명의 일 실시예에 따른 GaN계 반도체 소자는, 절연성 기판과; 상기 절연성 기판 위에 형성되며, 고저항의 질화물계 반도체로 된 버퍼층과; 상기 버퍼층 위에 형성되며, 상기 버퍼층보다 밴드갭이 더 넓은 질화물계 반도체로 된 장벽층과; 상기 장벽층 위에 형성되며, 질화물계 반도체로 된 캡층과; 상기 캡층과 접촉하는 개별적인 전극으로서, 상기 캡층의 표면 일부를 덮지 않도록 된 소스/드레인 및 게이트 전극과; 상기 소스/드레인 및 게이트 전극에 의해 노출된 상기 캡층의 표면에 형성되어 표면트랩으로의 전자주입을 억제하는 산화막 패시베이션층을 포함함을 특징으로 한다.

GaN계 반도체, 고전자 이동도 트랜지스터, 쇼트키 장벽 다이오드, 표면트랩

公开(公告)号：KR1020070092482A

公开(公告)日：2007-09-13

申请号：KR1020060022682

申请日：2006-03-10

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 하민우 ,  최영환 ,  임지용 ,  한민구

IPC: H01L29/778

CPC classification number: H01L29/7783 ,  H01L23/291 ,  H01L23/3171 ,  H01L29/66462

Abstract: A nitride based semiconductor device and its manufacturing method are provided to improve forward and reverse characteristics of the device by preventing the injection of electrons into a surface trap of the device using a passivation layer made of silicon oxide. A nitride based semiconductor device includes an insulating substrate(101), a buffer layer(103) on the insulating substrate, a barrier layer, a first contact, and a passivation layer. The barrier layer(104) is formed on the buffer layer. The barrier layer is used for forming a two-dimensional electron gas layer between the buffer layer and the barrier layer itself. The first contact is formed on the barrier layer. At this time, the barrier layer is partially exposed to the outside. The passivation layer(109) is formed on the exposed portion of the barrier layer to prevent the injection of electrons into a surface trap. The passivation layer is made of silicon oxide.

Abstract translation: 提供一种基于氮化物的半导体器件及其制造方法，以通过防止使用由氧化硅制成的钝化层将电子注入器件的表面陷阱来改善器件的正向和反向特性。 氮化物基半导体器件包括绝缘衬底（101），绝缘衬底上的缓冲层（103），阻挡层，第一接触层和钝化层。 阻挡层（104）形成在缓冲层上。 阻挡层用于在缓冲层和阻挡层本身之间形成二维电子气层。 第一接触形成在阻挡层上。 此时，阻挡层部分地暴露于外部。 钝化层（109）形成在阻挡层的暴露部分上，以防止电子注入表面陷阱。 钝化层由氧化硅制成。

公开(公告)号：KR1020060057928A

公开(公告)日：2006-05-29

申请号：KR1020040097125

申请日：2004-11-24

Applicant: 재단법인서울대학교산학협력재단

Inventor： 하민우 ,  이승철 ,  한민구

IPC: H01L29/778 ,  H01L21/324

CPC classification number: H01L29/66462 ,  H01L21/268 ,  H01L21/324

Abstract: 본 발명은 후처리 어닐링 (post annealing) 기술에 관한 것으로, GaN 소자의 드레인 전류 증가, 트랜스 컨덕턴스(transconductance) 증가, 누설 전류 감소 및 항복 전압 (breakdown voltage) 증가를 위하여 GaN 소자가 제작된 뒤 소자에 엑시머 레이저 펄스 (excimer laser pulse)를 가하는 것이다. 본 발명에 다른 엑시머 레이저 펄스를 이용한 후처리 어닐링 방법은 공정이 용이하며 쇼트키 게이트 (Schottky gate)의 열화 없이 GaN 소자의 전기적 특성 개선을 개선할 수 있다.
후처리 어닐링, 엑시머 레이저, GaN, 높은 전자이동도 트랜지스터

公开(公告)号：KR100501236B1

公开(公告)日：2005-07-18

申请号：KR1020030051594

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H01L29/74

Abstract: 본 발명은 부하의 단락시 전원부의 고전압으로 인해 전력소자가 파괴되는 것을 방지하기 위한 보호회로를 구비한 에미터 스위치 사이리스터에 관한 것이다.
본 발명은 보호회로에 의해 플로팅 에미터의 전압을 감지하여 EST의 안쪽 게이트 전압을 낮추어줌으로써 EST의 단락유지를 위해 필수적인 고전압 전류 포화특성을 얻을 수 있도록 하며, 본 발명에 의한 EST는 산업용 모터 제어에서 통상 요구되는 10㎲ 정도의 단락유지 특성을 갖는다.

公开(公告)号：KR100539401B1

公开(公告)日：2005-12-27

申请号：KR1020030051596

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H02H3/08

Abstract: 본 발명은 부하의 단락시 전원부의 고전압으로 인해 전력소자가 파괴되는 것을 방지하기 위한 절연게이트형 전력소자의 단락상태 유지를 위한 보호회로에 관한 것이다.
본 발명은 부하의 단락시 전원부의 고전압으로 인해, 상기 부하에 애노드가 연결된 절연게이트형 전력소자가 파괴되는 것을 방지하기 위한 보호회로에 있어서, 게이트가 노드 A에서 상기 게이트절연형 전력소자의 게이트와 연결되고, 상기 애노드 전압을 노드 B로 전달하는 패스 트랜지스터와; 상기 절연게이트형 전력소자의 게이트전극 단자와 상기 노드 B와의 사이에 연결되고, 상기 노드 B에서의 전압이 문턱전압 이상일 경우 상기 노드 A의 전압을 강하시키는 풀-다운(pull-down)부와; 상기 게이트전극 단자의 전압이 0일 경우 상기 노드 B의 전압을 0로 낮추는 리셋 다이오드를 포함하여 구성됨을 특징으로 한다.

公开(公告)号：KR100533687B1

公开(公告)日：2005-12-05

申请号：KR1020040011835

申请日：2004-02-23

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  하민우 ,  최연익 ,  전병철 ,  이승철

IPC: H01L29/70

Abstract: 본 발명은 반도체 스위칭 소자에 관한 것으로, 특히 트렌치 IGBT(Insulated Gate Bipolar Transistor) 구조에 플로팅 PN 접합영역을 구비하여 사이리스트 래치-업 특성을 지닌 이중 게이트 트랜지스터에 관한 것이다.
본 발명의 이중 게이트 트랜지스터는 제1 도전형의 캐소드 영역과 제1 도전형의 플로팅 베이스 영역을 구비하며, 이들 사이의 병목 현상으로 인해 발생하는 JFET 저항(R
JFET )에 의해 빠른 사이리스터 래치-업 동작을 수행하도록 한다. 또한, 상기 제1 도전형의 캐소드 영역과 상기 제1 도전형의 플로팅 베이스 영역 사이의 길이에 의해 조절되는 JFET 저항(R
JFET )의 크기를 조절하여 상기 이중 게이트 트랜지스터의 특성을 제어한다. 본 발명에 의하면, 낮은 순방향 전압 강하 특성과 높은 전류 포화 특성을 갖는 이중 게이트 트랜지스터의 구현이 가능하다.

公开(公告)号：KR100485131B1

公开(公告)日：2005-04-25

申请号：KR1020020063873

申请日：2002-10-18

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  하민우 ,  오재근

IPC: H01L29/70

Abstract: 본 발명은 반도체 소자의 접합 마감(junction termination) 기술에 관한 것으로, 특히 반도체 소자의 항복전압 특성 개선을 위한 실리콘 산화막 트렌치와 전계 제한 확산링(Floating Field Limiting Ring: 이하 FLR이라 칭함)을 이용한 반도체 소자의 접합 마감 구조에 관한 것이다.
본 발명의 접합 마감 구조는 제1 도전형의 반도체층과; 상기 제1 도전형의 반도체층에 형성된 제2 도전형의 주접합영역과; 상기 주접합영역과 간격을 두고, 각각 서로 이격 되어 형성된 적어도 하나 이상의 제2 도전형의 접합 마감 영역(FLR: floating feld limiting ring) 및 소자의 항복전압 특성을 개선하기 위해, 상기 주접합영역과 상기 접합 마감 영역 사이 또는 상기 적어도 하나 이상의 접합 마감 영역들 사이에 형성된 트렌치 구조의 절연층을 포함하는 것을 특징으로 한다.

公开(公告)号：KR1020050012593A

公开(公告)日：2005-02-02

申请号：KR1020030051594

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H01L29/74

Abstract: PURPOSE: An emitter switched thyristor having a protection circuit is provided to improve the short-circuit withstanding capability of an EST(Emitter Switched Thyristor). CONSTITUTION: A protection circuit(200) prevents an emitter switched thyristor(100) from being broken due to a high voltage by dropping a gate voltage after detecting a voltage of a floating emitter. A transistor drops a voltage of a node A in case the voltage of the floating emitter increases more than a threshold voltage. A reset diode(202) drops a voltage of a node B in case the voltage of the gate electrode terminal(110) is zero. A resistance device(203) is connected between the gate electrode terminal of the emitter switched thyristor and a second gate electrode(110B).

Abstract translation: 目的：提供具有保护电路的发射极开关晶闸管，以提高EST（发射极开关晶闸管）的短路耐受能力。 构成：保护电路（200）通过在检测到浮动发射极的电压之后降低栅极电压来防止发射极开关晶闸管（100）由于高电压而损坏。 在浮动发射极的电压增加超过阈值电压的情况下，晶体管降低节点A的电压。 在栅电极端子（110）的电压为零的情况下，复位二极管（202）降低节点B的电压。 电阻装置（203）连接在发射极开关晶闸管的栅电极端子和第二栅电极（110B）之间。