公开(公告)号：WO2023090597A1

公开(公告)日：2023-05-25

申请号：PCT/KR2022/013071

申请日：2022-09-01

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김문현

IPC: G06N3/063 ,  G06N3/04

Abstract: 본 발명의 일 측면에 따른 뉴로모픽 장치는 복수의 워드라인과 복수의 비트라인을 포함하고, 각 워드라인과 비트라인의 교차점에 결합된 복수의 시냅스 소자를 포함하는 시냅스 어레이; 상기 각 워드라인을 활성화시키는 복수의 워드라인 신호를 순차적으로 출력하는 워드라인 신호 출력부; 스파이크 신호를 전처리하여 복수의 펄스를 포함하는 입력 신호로 변조하는 신호 전처리부; 상기 신호 전처리부를 통해 입력되는 복수 개의 입력 신호에 상기 시냅스 어레이에 저장된 각각의 가중치를 적용한 출력 신호를 각각 출력하는 복수의 가중 합산회로를 포함하는 가중 합산부; 및 상기 가중 합산부가 출력한 복수의 출력신호를 상기 각 워드라인 신호에 응답하여 복수의 출력 뉴런에 각각 전달하는 데이터 출력부를 포함한다.

公开(公告)号：WO2023090592A1

公开(公告)日：2023-05-25

申请号：PCT/KR2022/012743

申请日：2022-08-25

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김태현

IPC: G06N3/063 ,  G06N3/08 ,  G11C11/54 ,  G06N3/04

Abstract: 본 발명의 일 측면에 따른 뉴로모픽 소자를 위한 가중치 전사 장치는, 상기 뉴로모픽 소자에 대한 가중치 전사 프로그램이 저장된 메모리; 및 상기 가중치 전사 프로그램을 실행하는 프로세서를 포함하되, 상기 가중치 전사 프로그램은 인공 신경망 학습 모델을 구축하고, 구축된 인공 신경망 학습 모델의 가중치를 상기 뉴로모픽 소자에 전사하고, 상기 가중치가 전사된 뉴로모픽 소자에 포함된 시냅스 셀의 결함 여부를 판단하고, 상기 인공 신경망 학습 모델에서 결함 상태의 시냅스 셀에 대응하는 가중치를 0으로 설정한 후 상기 인공 신경망 학습 모델을 재구축하고, 재구축된 인공 신경망 학습 모델의 가중치를 상기 뉴로모픽 소자에 전사한다.

公开(公告)号：WO2011004945A1

公开(公告)日：2011-01-13

申请号：PCT/KR2009/007663

申请日：2009-12-22

Applicant: 서울대학교산학협력단 ,  박병국 ,  윤장근 ,  박일한

Inventor： 박병국 ,  윤장근 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582

Abstract: 본 발명은 반도체 소자와 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 스위칭 소자 뿐만 아니라 메모리 소자에도 응용될 수 있는 적층 어레이 구조(STAR 구조: STacked ARray 구조, 이하 '스타 구조'라 함)를 갖는 반도체 소자와 이를 메모리 소자로 이용한 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.

Abstract translation: 本发明涉及半导体器件，存储器阵列和用于制造存储器阵列的方法，更具体地涉及具有堆叠阵列结构的半导体器件（STACKED ARray结构，以下称为STAR结构），其可以是 应用于存储器件以及开关器件，使用半导体器件作为存储器件的nand闪存阵列，以及制造nand闪存阵列的方法。

公开(公告)号：KR101926356B1

公开(公告)日：2018-12-07

申请号：KR1020110129558

申请日：2011-12-06

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L29/78 ,  H01L21/336

Abstract: 기판 상에 백-바이어스 영역(back-bias region)이 배치된다. 상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막이 형성된다. 상기 매립 절연 막 상에 상기 백-바이어스 영역과 부분적으로 중첩된 바디(body)가 형성된다. 상기 바디(body)에 접촉된 드레인(drain)이 배치된다. 상기 바디(body)의 상면 및 측면을 덮는 게이트 전극이 배치된다.

公开(公告)号：KR101878311B1

公开(公告)日：2018-07-17

申请号：KR1020110147035

申请日：2011-12-30

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/6653 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 기판상에게이트전극을형성한다. 상기게이트전극의측면및 상기게이트전극에가까운(near) 상기기판상에제1 버퍼층, 제2 버퍼층, 및제3 버퍼층을형성한다. 상기제3 버퍼층은상기제2 버퍼층보다높은유전상수를갖는물질막이다. 상기제3 버퍼층 상에상기게이트전극의측면을덮는스페이서를형성한다. 상기게이트전극에가까운(near) 상기기판상에상기제3 버퍼층이노출된다. 상기노출된제3 버퍼층을제거하여상기기판상에상기제2 버퍼층을노출한다. 상기노출된제2 버퍼층을제거하여상기기판상에상기제1 버퍼층을노출한다. 상기스페이서를이온주입마스크로사용하여상기기판내에깊은접합(deep junction)을형성한다. 상기스페이서를제거한다. 상기스페이서를제거하는동안상기제1 버퍼층은상기깊은접합(deep junction) 상에보존된다. 상기스페이서는상기제3 버퍼층, 상기제2 버퍼층 및상기제1 버퍼층과다른물질막을갖는다.

公开(公告)号：KR101792615B1

公开(公告)日：2017-11-02

申请号：KR1020160031860

申请日：2016-03-17

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  권대웅 ,  김장현 ,  이준일

IPC: H01L29/73 ,  H01L29/78 ,  H01L29/66 ,  H01L21/762 ,  H01L21/306

Abstract: 본발명은터널링전계효과트랜지스터에관한것으로, 소스측채널영역을드레인측채널영역보다얇은두께로하여각 채널영역으로형성되는공핍층의차이및/또는각 채널영역상에형성되는게이트절연막의두께나물질차이, 나아가소스측채널영역을드레인측채널영역보다에너지밴드갭이작은반도체물질로비대칭구조로형성함으로써, 종래양방향전류특성및 낮은구동전류의문제를개선한비대칭채널과게이트절연막을갖는터널링전계효과트랜지스터및 그제조방법을제공한다.

公开(公告)号：KR101709541B1

公开(公告)日：2017-02-23

申请号：KR1020150018348

申请日：2015-02-06

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  권대웅 ,  김현우 ,  김장현

IPC: H01L29/73 ,  H01L29/78

Abstract: 본발명은소스영역보다들려져돌출된드레인영역을형성하여양방향전류발생문제해결은물론핀(fin) 바디를이루는하부반도체층을상부반도체층보다밴드갭이작은반도체물질로형성하여낮은구동전류의문제를해결할수 있고, 상부반도체층에드레인영역밑으로바디도핑층을더 형성함으로써, 게이트와드레인사이에커패시턴스가증가하지못하도록하여인버터회로구성시출력특성열화문제를개선할수 있는터널링전계효과트랜지스터를제공한다.

Abstract translation: 本发明提供了一种隧道效应晶体管，其与源极区相比形成了通过提升而突出的漏极区，以解决双向电流产生问题，通过具有较小带隙的半导体材料形成构成鳍体的下半导体层 以解决低驱动电流的问题，并且进一步在上半导体层的漏极区域下形成体掺杂层以防止栅极和漏极之间的电容增加，从而改善输出特征 配置变频器电路时的劣化问题。

公开(公告)号：KR1020160043880A

公开(公告)日：2016-04-22

申请号：KR1020140138665

申请日：2014-10-14

Applicant: 서울대학교산학협력단 ,  가천대학교 산학협력단

Inventor： 박병국 ,  조성재 ,  정성헌

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/1273 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/16 ,  H01L45/1675 ,  H01L27/11507

Abstract: 본발명은나노팁 구조를갖는저항성메모리소자및 이를이용한메모리어레이와그 제조방법에관한것으로, 반도체기판을식각하여위로갈수록뾰족하게돌출된팁 구조를갖는하부전극을형성함으로써, 상부전극과교차되는하부전극에전계가집중되도록하여전도성필라멘트가형성되는영역을극도로국부화시킬수 있는기술을제공한다.

Abstract translation: 本发明涉及一种具有与现有半导体工艺高兼容性的纳米尖端的电阻随机存取存储器件，使用其的存储器阵列及其制造方法。 通过蚀刻半导体衬底形成具有圆锥形突出尖端结构的下电极。 因此，本发明提供了通过将电场聚焦在与上电极相交的下电极上来定位用于形成导电丝的区域的技术。 电阻式随机存取存储器件包括下电极; 层间绝缘层; 电阻变化层; 和上电极。

公开(公告)号：KR1020140107345A

公开(公告)日：2014-09-04

申请号：KR1020147018033

申请日：2011-12-30

Applicant: 서울대학교산학협력단 ,  경북대학교 산학협력단 ,  더 보드 오브 트러스티즈 오프 더 리랜드 스탠포드 쥬니어 유니버시티

Inventor： 박병국 ,  조성재 ,  강인만

IPC: H01L29/772 ,  H01L21/335

CPC classification number: H01L29/775 ,  H01L29/0657 ,  H01L29/267 ,  H01L29/42312 ,  H01L29/66356 ,  H01L29/66439 ,  H01L29/7391

Abstract: The present invention provides a compound tunneling field effect transistor integrated on a silicon substrate, and a method of fabricating the same. The present invention enables to increase tunneling efficiency with an abrupt band slope by forming a source region with a material having a bandgap of at least 0.4 electron volts (eV) narrower than that of silicon, to increase a driving current (ON current) by forming a channel region with a material having almost no difference in lattice constant from a source region having a high electron mobility at least 5 times higher than that of silicon, and to simultaneously increase ON/OFF current ratio to a great amount by forming a drain region with a material having a bandgap wider than or equal to that of a channel region material to restrain OFF current to the utmost. Furthermore, the present invention enables to easily form tunneling field effect transistors having various threshold voltages in accordance to the circuit designs by adding a specific material (e.g. aluminum) have an electron affinity less than that of a source region material in the process of forming a channel region.

Abstract translation: 本发明提供集成在硅衬底上的复合隧道场效应晶体管及其制造方法。 本发明能够通过形成具有比硅的带隙小至少0.4电子伏特（eV）的带隙的材料的源极区域，通过形成具有突变带斜率的隧道效率来增加驱动电流（导通电流），通过形成 具有与具有高电子迁移率的源极区域的晶格常数几乎没有差异的材料的沟道区域比硅的至少5倍，并且通过形成漏极区域同时将导通/截止电流比增加到大量 具有宽度大于或等于沟道区域材料的带隙的材料以最大限度地截止关断电流。 此外，本发明能够根据电路设计容易地形成具有各种阈值电压的隧道场效应晶体管，所述隧道效应晶体管具有在形成栅极的过程中具有小于源区材料的电子亲和力的特定材料（例如铝） 渠道区域。

公开(公告)号：KR101431774B1

公开(公告)日：2014-08-19

申请号：KR1020120141068

申请日：2012-12-06

Applicant: 서울대학교산학협력단 ,  경북대학교 산학협력단 ,  더 보드 오브 트러스티즈 오프 더 리랜드 스탠포드 쥬니어 유니버시티

Inventor： 박병국 ,  조성재 ,  강인만

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/267 ,  H01L21/28264 ,  H01L29/1054 ,  H01L29/78609

Abstract: The present invention relates to a silicon-compatible compound junctionless field effect transistor. The silicon-compatible compound junctionless field effect transistor operated as a device, even if the doping concentration decreases, by forming a blocking semiconductor layer having a preset energy band gap and an active layer between an active layer and a silicon substrate instead of a buried oxide layer to prevent a leakage current in the ON/OFF operations of the device, performing an integration process on a bulk silicon substrate instead of an expensive SOI substrate, and forming the active layer as a semiconductor layer having a higher electron or hole mobility compared to silicon.

Abstract translation: 本发明涉及一种硅兼容复合无连接场效应晶体管。 通过在有源层和硅衬底之间形成具有预设能带隙和有源层的阻挡半导体层，而不是埋入氧化物，即使掺杂浓度降低，硅兼容复合无连接场效应晶体管也作为器件工作 层，以防止器件的ON / OFF操作中的漏电流，对体硅衬底代替昂贵的SOI衬底进行积分处理，并且形成有源层作为具有较高电子或空穴迁移率的半导体层，与 硅。