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公开(公告)号：KR101430200B1
公开(公告)日：2014-08-18
申请号：KR1020110135041
申请日：2011-12-15
Applicant: 한국전자통신연구원
IPC: H04L12/70
Abstract: 본 발명은 무선 근거리통신망에서 최상위 우선순위 큐를 이용하여 패킷을 전송하는 방법에 관한 것이다.
본 발명의 일 실시예에 따르면, 무선 근거리통신망에서 패킷 전송 방법이 제공된다. 패킷 전송 방법은 패킷의 우선순위에 따라 복수 개의 큐 중 하나의 큐로 패킷을 삽입하는 단계 및 패킷을 전송하는 단계를 포함한다. 패킷을 삽입하는 단계는 최상위 우선순위 패킷이 삽입되는 큐의 사용 가능한 공간의 크기에 기반하여 발생되는 인터럽트에 의해 제어된다.
따라서, 본 발명에 따르면, 레지스터와 인터럽트에 따른 부하를 감소시킬 수 있다.-
公开(公告)号：KR1020130085519A
公开(公告)日：2013-07-30
申请号：KR1020110135041
申请日：2011-12-15
Applicant: 한국전자통신연구원
IPC: H04L12/70
CPC classification number: H04L47/6295
Abstract: PURPOSE: A packet transmission method in a wireless local area network (LAN) is provided to reduce loads caused by registers and interrupts. CONSTITUTION: A packet transmission system initializes a queue and sets up a condition for interrupt generation (S100). The packet transmission system inserts a packet into one among multiple queues according to the priority of the packet (S200). The packet insertion step is controlled by an interrupt for a highest priority queue. A packet transmission part of the packet transmission system transmits the inserted packet (S300). [Reference numerals] (AA,CC) No; (BB,DD) Yes; (EE) End; (S100) Start/initiate; (S210) Check whether there is a packet in a packet buffer; (S220) Check whether there is usable room for a queue with the highest priority; (S230) Insert a packet; (S231) Activate an interrupt; (S232) Generate the interrupt/inactivate; (S300) Transmit the packet
Abstract translation: 目的：提供无线局域网（LAN）中的分组传输方法，以减少由寄存器和中断引起的负载。 构成：分组传输系统初始化队列并设置中断产生的条件（S100）。 分组传输系统根据分组的优先级将分组插入多个队列中的一个（S200）。 分组插入步骤由最高优先级队列的中断控制。 分组传输系统的分组传输部分发送插入的分组（S300）。 （标号）（AA，CC）否; （BB，DD）是; （EE）结束; （S100）开始/启动; （S210）检查包缓冲区中是否有数据包; （S220）检查优先级最高的队列是否有空间; （S230）插入数据包; （S231）激活中断; （S232）生成中断/灭活; （S300）发送数据包
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Patent Agency Ranking
公开(公告)号：KR100352371B1
公开(公告)日：2002-09-11
申请号：KR1019990020620
申请日：1999-06-04
Applicant: 한국전자통신연구원
IPC: H04N7/01
Abstract: 본발명은디지털영상처리장치에관한것으로, 특히영상압축/복원코덱프로세서의영상을디스플레이할 수있도록하는영상확대디스플레이를위한라인버퍼및 그제어방법을제공하는데 그목적이있다. 본발명에따르면, DMA 데이터버스에실린데이터를입력받아출력하기위한 DMA 인터페이스; 상기 DMA 인터페이스에서입력된데이터를일시저장하고있으며, 쓰기제어신호에따라저장하고있는데이터를출력하기위한입력버퍼; 쓰기제어신호에따라상기입력버퍼에서입력되는데이터를쓰기어드레스에쓰기동작을수행하고, 읽기제어신호에따라읽기어드레스에저장되어있는데이터를읽어출력하기위한라인메모리; 제어신호에따라읽기어드레스와쓰기어드레스를번갈아상기라인메모리에인가할 수있도록하기위한멀티플렉서; 제어신호에따라읽기어드레스를상기라인메모리에출력하기위한읽기어드레스발생기; 제어신호에따라쓰기어드레스를상기라인메모리에출력하기위한쓰기어드레스발생기; 및상기입력버퍼에쓰기제어신호를발생시키고, 상기읽기어드레스발생기와상기쓰기어드레스발생기에어드레스발생제어신호를발생시키며, 상기라인메모리에쓰기읽기제어신호를발생시키기위한라인버퍼제어기를포함하여이루어진라인버퍼장치가제공된다.
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公开(公告)号：KR100282614B1
公开(公告)日：2001-02-15
申请号：KR1019980052354
申请日：1998-12-01
Applicant: 한국전자통신연구원
IPC: H04N19/94
Abstract: 본 발명은 저 전송률 비디오 코덱(H.261/H.263)에 적용할 수 있는 움직임 예측기를 제안한다. 본 발명에서 사용한 완전 탐색블록 정합 알고리즘은 움직임 예측을 통해 움직임 벡터를 추출하는 방법 중 가장 정확한 방법이나, 구현할 경우 계산시간이 많이 소요되고, 하드웨어의 비용이 많이 필요하게 된다. 본 발명에서 제안하는 병렬 구조와 메모리 구조를 통하여 시스템의 효율을 최대로하여 수행 시간을 단축함과 동시에 하드웨어의 비용도 줄였다. 또한 본 움직임 예측기에는 인코딩 연산 중의 마크로 블록이 인트라/인터(Intra/Inter) 블록을 결정하는 부분을 포함하고 있다. 인트라/인터 결정 연산에는 기준블록 데이터를 위한 별도의 메모리와 연산장치 및 제어장치가 필요하게 된다. 본 발명에서는 이 부분을 움직임 예측기에 있는 기준블록 데이터를 이용하여 연산하므로써 별도의 메모리를 줄이고, 인트라/인터 결정 부분을 움직임 예측기에서 이루어지도록 하여 코덱 전체 제어기의 부담을 줄이게 하였다.
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公开(公告)号：KR100276691B1
公开(公告)日：2001-01-15
申请号：KR1019970059519
申请日：1997-11-12
Applicant: 한국전자통신연구원
IPC: G06F9/32
Abstract: 본 발명은 비디오 코덱 내부 모듈에서 발생되는 다중 이벤트들을 처리하기 위한 스케쥴링 기능을 실시간에 처리하는 회로와 그 처리 방법에 관한 것으로, 특히 동시 다발적으로 발생하는 이벤트들을 별도의 소프트웨어 스케쥴러의 도움없이 하드웨어에 의해 직접 제어하며, 또한 이벤트가 발생되지 않을 때에는 시켄서가 다음 이벤트가 발생할 때까지 정지 상태로 있도록 함으로서 저전력 시켄서의 구현이 가능하도록 한 이벤트 스케쥴링을 위한 저전력 시켄서 장치 및 이벤트 처리 방법을 제공한다.
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公开(公告)号：KR1019990052554A
公开(公告)日：1999-07-15
申请号：KR1019970072047
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H04L5/00
Abstract: 본 발명은 다수의 입출력(I/O) 디바이스가 직접 메모리 엑세스(DMA) 채널에 연결되어 한 순간에 한 디바이스 만이 서비스를 받을 수 있는 구조에서 2채널 선택회로를 기본 모듈로 사용하여 네트워크 형태로 연결함으로써, 연결된 모든 채널이 서로 공정하고 신속하게 서비스 받을 수 있는 직접 메모리 엑세스 채널 우선권 선택 회로에 관한 것이다.
본 발명은 2채널 선택회로를 기본 모듈로 사용하여 네트워크 형태로 연결하므로 채널 확장이 용이하며, 구조가 모듈화 되어 회로가 간단하다. 셔플 방식의 순환 우선 알고리즘을 사용함으로써, 라운드 로빈 방식 보다 더욱 공정한 분배가 가능한 장점을 갖고 있다. 특히 우선 순위를 결정하는데 있어서, N개의 채널에 대하여 2*logN의 지연 패스를 갖고 있으므로, 채널 수에 비례하는 다른 구조에 비하여 채널의 수가 늘어 날수록 고속 동작에서 유리한 구조이다.-
公开(公告)号：KR1019990043773A
公开(公告)日：1999-06-15
申请号：KR1019970064815
申请日：1997-11-29
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 직접 메모리 액세스(DMA;Direct Memory Access) 제어기에 관한 것으로, 특히, 디지털 컴퓨터 분야에서 고속의 디지털 신호처리기의 SDRAM(Synchrono -us Dynamic RAM)과 같은 버스트 전송기능을 갖는 고속 외부 메모리와 내부 모듈간의 직접 메모리 액세스 제어기에 관한 것이다.
영상 압축/복원을 위해 SDRAM과 같은 고속의 외부 메모리와 여러 개의 프로세싱 모듈을 사용하여 병렬 처리하는 구조를 갖는 멀티미디어 프로세서에서, 다양한 직접 메모리 액세스(Direct Memory Access) 제어기와 다수의 프로세싱 모듈사이에 다양한 형태의 직접 메모리 액세스 채널을 제공할 필요성이 있다.
본 발명은 직접 메모리 액세스 버스 브릿지를 사용하는 직접 메모리 액세스 전송 방법 및 구조에 관한 것으로, 확장성이 용이하며 임시 저장 장치가 필요 없으면서 일반 CPU와 같은 인터페이스로 입/출력 디바이스을 연결할 수 있도록 하며, 고속의 데이터를 연속적으로 전송할 수 있도록 하는 직접 메모리 액세스 제어기를 제공한다.
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