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公开(公告)号：KR1020080052270A
公开(公告)日：2008-06-11
申请号：KR1020070071103
申请日：2007-07-16
Applicant: 한국전자통신연구원
IPC: H03M3/02
CPC classification number: H03M3/39 , H03M3/37 , H03M2201/6309 , H03M2201/711
Abstract: A multi-bit delta sigma modulator is provided to be applied for a multi-bit high speed operation by delaying a feedback signal as much as one clock using a delayer and a differential delayer. A multi-bit delta sigma modulator includes a first integrator(301), a second integrator(303), an analog digital converter(305), a delayer(309), and a differential delayer(311). The first integrator integrates an input signal. The second integrator receives an input of the signal feedbacked from the differential delayer, and compensates for the delayed signal component. The analog digital converter converts the integrated signal into a digital signal. The delayer delays the signal outputted from the analog digital converter. The differential delayer differentiates and delays the signal outputted from the analog digital converter.
Abstract translation: 通过使用延迟器和差分延迟器延迟多达一个时钟的反馈信号，提供多位ΔΣ调制器用于多位高速操作。 多比特ΔΣ调制器包括第一积分器（301），第二积分器（303），模拟数字转换器（305），延迟器（309）和差分延迟器（311）。 第一个积分器集成了一个输入信号。 第二积分器接收从差分延迟器反馈的信号的输入，并补偿延迟的信号分量。 模拟数字转换器将集成信号转换为数字信号。 延迟器延迟模拟数字转换器输出的信号。 差分延迟器对从模拟数字转换器输出的信号进行微分和延迟。
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公开(公告)号：KR1020170099031A
公开(公告)日：2017-08-31
申请号：KR1020160020732
申请日：2016-02-22
Applicant: 한국전자통신연구원
IPC: H03K19/003 , H03K19/0185 , H04L25/02
CPC classification number: H03K5/04 , G11C29/023 , G11C29/028 , H03K17/08142 , H03K17/687 , H03K2217/0063 , H03K2217/0072
Abstract: 본발명의실시예에따른차동드라이버회로는제 1 드라이버, 제 2 드라이버, 제 1 축전기, 제 2 축전기, 과도구간전압합산회로, 그리고과도구간비대칭보상회로를포함할수 있다. 제 1 드라이버는제 1 구동신호에따라제 1 패드를제 1 전압으로구동할수 있다. 제 2 드라이버는제 2 구동신호에따라제 2 패드를제 2 전압으로구동할수 있다. 제 1 축전기는제 1 및제 2 패드의전압이변화하는과도구간에서, 제 1 패드의전압변화를일단으로제공받아타 단으로전달할수 있다. 제 2 축전기는과도구간에서제 2 패드의전압변화를일단으로제공받아타 단으로전달할수 있다. 과도구간전압합산회로는제 1 및제 2 축전기를통해각각전달된전압을합산할수 있다. 과도구간비대칭보상회로는과도구간전압합산회로의합산된전압에따라제 1 및제 2 구동신호중 적어도하나의슬로프(Slope)를조절하여과도구간에서의제 1 및제 2 드라이버의슬루율비대칭을보정할수 있다.
Abstract translation: 根据本发明可以包含一个第一驱动器，第二驱动器，第一电容器，第二电容器，所述电压瞬变间隔求和电路，与瞬态期间非对称补偿电路的一个实施例的差分驱动电路。 响应于第一驱动信号，第一驱动器可以将第一焊盘驱动到第一电压。 第二驱动器可以根据第二驱动信号将第二焊盘驱动到第二电压。 第一电容器具有第一mitje过渡周期，其中所述第二焊盘变化的电压时，提供接收第一焊盘的电压变化作为一个可通到另一端。 第二电容器可以在瞬态期间接收第二焊盘的电压变化并将其传递到另一端。 瞬态电压求和电路可以对通过第一和第二电容器传递的电压进行求和。 过渡间隔的不对称性补偿电路可以是第一mitje第二驱动sinhojung通过调节基于所述过渡期间的电压求和电路的相加的电压斜率（斜率）eseoui过渡间隔中第一mitje第二驱动器校正所述至少一个压摆率的不对称性。
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公开(公告)号：KR101191391B1
公开(公告)日：2012-10-15
申请号：KR1020080131549
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: H03F3/45475 , H03F2203/45528 , H03F2203/45591
Abstract: 본 발명은 아날로그 회로에서의 독립적으로 dB-선형 이득 제어가 가능한 이득 조절 장치에 관한 것으로, 본 발명의 이득 조절 장치는, 제1 고정 저항 및 선형적으로 가변이 가능한 제1 가변 저항을 구비하며, 상기 제1 가변 저항 및 상기 제1 고정 저항은 각각 제1 입력 신호 및 상기 제1 입력 신호와 부호가 다른 제2 입력 신호를 입력받아 제1 출력단으로 전류를 출력하는 제1 입력 저항부와, 제2 고정 저항 및 선형적으로 가변이 가능한 제2 가변 저항을 구비하며, 상기 제2 고정 저항 및 상기 제2 가변 저항은 각각 상기 제1 입력 신호 및 상기 제2 입력 신호를 입력받아 제2 출력단으로 전류를 출력하는 제2 입력 저항부를 포함한다.
본 발명의 이득 조절 장치는 독립적으로 dB-선형 이득 조절이 가능하므로 연속시간 SDM, 연속시간 필터, 연속시간 ADC 등의 회로에 결합이 용이하며, 소형화, 저전력화를 구현할 수 있는 효과가 있다.
dB-linear, VGA, PGA, AGC, 연속시간 델타 시그마, 연속시간 ADC, 아날로그 필터-
公开(公告)号：KR101183986B1
公开(公告)日：2012-09-19
申请号：KR1020080130418
申请日：2008-12-19
Applicant: 한국전자통신연구원
CPC classification number: H04R3/00
Abstract: 본 발명은 마이크로폰과 연결되어 상기 마이크로폰에서 생성된 전류 신호를 선형성적으로 증폭시켜 출력하는 리드아웃 회로에 관한 것으로, 상기 리드아웃 회로는 0과 1 사이의 증폭이득을 가지는 증폭부, 그리고 상기 증폭부의 입력단과 출력단 사이에 연결되어 있는 피드백 저항을 포함하며,상기 증폭부의 상기 증폭이득이 1과 가까워질수록 임력 임피스던가 고입력 임피던스를 가짐을 특징으로 한다. 본 발명의 리드아웃회로는 상기 증폭이득으로 인해 상기 프리앰프의 입력 임피던스가 고입력 임피던스를 가질 수 있으며, CMOS 공정으로 구현가능하게 된다.
마이크로폰, 커패시터, 표준 CMOS 공정, 리드아웃 회로-
Patent Agency Ranking
公开(公告)号：KR1020120067684A
公开(公告)日：2012-06-26
申请号：KR1020100129222
申请日：2010-12-16
Applicant: 한국전자통신연구원
IPC: H03K17/687 , H03M1/66
CPC classification number: H03K17/04106 , H03M1/06 , H03M1/66 , H03B1/00 , H03K17/04 , H03K17/041 , H03K17/687
Abstract: PURPOSE: A current switch driving circuit and a digital to analog converter are provided to prevent a working speed from being extremely reduced due to switching and blocking of a current path by using a digital to analog converter. CONSTITUTION: A current switch driving circuit(400) comprises a control unit(401), a first PMOS(P-channel Metal Oxide Semiconductor) transistor(405a), an NMOS(N-channel metal oxide semiconductor) transistor(405b), and a second PMOS(405c) transistor. A source terminal of the first PMOS transistor is connected to VDD(Voltage of drain and drain). A gate terminal of the first PMOS transistor receives an input signal. A drain terminal of the first PMOS transistor is connected to a drain terminal of the NMOS transistor to output a driving signal of a current switch. The drain terminal of the NMOS transistor is connected to the drain terminal of the first PMOS transistor. The gate terminal of the NMOS transistor receives the input signal. A source terminal of the NMOS transistor is connected to a source terminal of the second PMOS transistor. The control unit maintains a turned-on state of the second PMOS transistor.
Abstract translation: 目的：提供电流开关驱动电路和数模转换器，以防止由于使用数模转换器而导致电流路径的切换和阻塞而使工作速度极度降低。 构成：电流开关驱动电路（400）包括控制单元（401），第一PMOS（P沟道金属氧化物半导体）晶体管（405a），NMOS（N沟道金属氧化物半导体）晶体管（405b）和 第二PMOS（405c）晶体管。 第一个PMOS晶体管的源极端子连接到VDD（漏极和漏极的电压）。 第一PMOS晶体管的栅极端子接收输入信号。 第一PMOS晶体管的漏极端子连接到NMOS晶体管的漏极端子，以输出电流开关的驱动信号。 NMOS晶体管的漏极端子连接到第一PMOS晶体管的漏极端子。 NMOS晶体管的栅极端子接收输入信号。 NMOS晶体管的源极端子连接到第二PMOS晶体管的源极端子。 控制单元保持第二PMOS晶体管的导通状态。
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公开(公告)号：KR1020110011532A
公开(公告)日：2011-02-08
申请号：KR1020100056911
申请日：2010-06-16
Applicant: 한국전자통신연구원
CPC classification number: H03M3/32 , H03M3/39 , H03M2201/62 , H03M2201/932
Abstract: PURPOSE: An active type RC integrator and a continuous time sigma-delta modulator are provided to improve the gain of an active type RC integrator by turning on a switch. CONSTITUTION: A first base resistor(RBASE1) is connected between a first input node and the positive input terminal of an amplifier. A second base resistor(RBASE2) is connected between a second input node and the negative input terminal of the amplifier. A first resistor part(1) is connected between the second input node and the positive input terminal of the amplifier. A second resistor part(2) is connected between the first input node and the negative input terminal of the amplifier. A first switch(SWDUM1) switches on and off the first base resistor. A second switch(SWDUM2) switches on and off the second base resistor. The gain of an input signal is controlled according to the input resistance varied by the first resistor part and the second resistor part.
Abstract translation: 目的：提供有源型RC积分器和连续时间Σ-Δ调制器，通过开启开关来提高有源型RC积分器的增益。 构成：第一个基极电阻（RBASE1）连接在放大器的第一个输入节点和正极输入端子之间。 第二基极电阻（RBASE2）连接在放大器的第二输入节点和负输入端之间。 第一电阻器部分（1）连接在第二输入节点和放大器的正输入端之间。 第二电阻器部分（2）连接在放大器的第一输入节点和负输入端之间。 第一开关（SWDUM1）打开和关闭第一个基极电阻。 第二个开关（SWDUM2）打开和关闭第二个基极电阻。 根据由第一电阻器部件和第二电阻器部件变化的输入电阻来控制输入信号的增益。
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18.发明授权동적 소자 정합 방법 및 이를 이용한 멀티-비트디지털-아날로그 변환기, 상기 멀티-비트 디지털-아날로그변환기를 구비한 델타-시그마 변조기 및 델타-시그마디지털-아날로그 변환기 失效使用相同的Δ-Σ调制器和delta-sigma数模转换器来匹配动态元件和多位数模转换器的方法，包括多位数模转换器
公开(公告)号：KR100911427B1
公开(公告)日：2009-08-11
申请号：KR1020070113966
申请日：2007-11-08
Applicant: 한국전자통신연구원
CPC classification number: H03M1/0665 , H03M1/74 , H03M3/464 , H03M3/502
Abstract: Provided are a dynamic element-matching method, a multi-bit Digital-to-Analog Converter (DAC), and a delta-sigma modulator with the multi-bit DAC and delta-sigma DAC with the multi-bit DAC. The dynamic element-matching method relates to preventing periodic signal components (in-band tones) from being generated from a delta-sigma modulator of a delta-sigma Analog-to-Digital Converter (ADC) and a multi-bit DAC used in a delta-sigma DAC. Unit elements are selected in a new sequence according to a simple algorithm every time that each of unit elements is selected once, and thus the unit elements are not periodically used. Consequently, it is possible to prevent in-band tones caused by a conventional Data Weighted Averaging (DWA) algorithm.
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公开(公告)号：KR1020140062782A
公开(公告)日：2014-05-26
申请号：KR1020120129580
申请日：2012-11-15
Applicant: 한국전자통신연구원
IPC: H03K5/1252
CPC classification number: H03K5/088
Abstract: A circuit for suppressing a pulse noise according to the present invention includes a filter circuit for converting a pulse type input signal into a filter signal of an increasing or decreasing type; a level reset circuit for receiving the input and output signals to reset the filter signal; and an output circuit for converting the filter signal into the output signal having a pulse type. The level reset circuit resets the filter signal into a high level when the input and output signals are high levels and resets the filter signal into a low level when the input and output signals are low levels. When the input and output signals have mutually different levels, the level reset circuit does not reset the filter signal. A method of suppressing a pulse noise according to the present invention includes the steps of converting a pulse type input signal into a filter signal of an increasing or decreasing type; receiving the input and output signals to reset the filter signal; and converting the filter signal into the output signal having a pulse type. According to the reset operation, the filter signal is reset into a high level when the input and output signals are high levels, and the filter signal is reset into a low level when the input and output signals are low levels. When the input and output signals have mutually different levels, the filter signal is not reset.
Abstract translation: 根据本发明的用于抑制脉冲噪声的电路包括用于将脉冲型输入信号转换成增减型滤波器信号的滤波电路; 电平复位电路，用于接收输入和输出信号以复位滤波器信号; 以及用于将滤波器信号转换成具有脉冲类型的输出信号的输出电路。 当输入和输出信号为高电平时，电平复位电路将滤波器信号复位为高电平，并且当输入和输出信号为低电平时，电平复位电路将滤波器信号复位为低电平。 当输入和输出信号具有相互不同的电平时，电平复位电路不会复位滤波器信号。 根据本发明的抑制脉冲噪声的方法包括将脉冲型输入信号转换成增减型滤波器信号的步骤; 接收输入和输出信号以复位滤波器信号; 并将滤波器信号转换成具有脉冲类型的输出信号。 根据复位操作，当输入和输出信号为高电平时，滤波器信号被复位为高电平，并且当输入和输出信号为低电平时，滤波器信号被复位为低电平。 当输入和输出信号具有相互不同的电平时，滤波器信号不复位。
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