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公开(公告)号：KR101871811B1
公开(公告)日：2018-06-28
申请号：KR1020120103347
申请日：2012-09-18
Applicant: 한국전자통신연구원
CPC classification number: H04R3/00 , H04R19/005 , H04R2201/003 , H04R2410/03
Abstract: 본발명의실시예에따른 MEMS 마이크로폰은기준전압및 기준전류를생성하는기준전압/전류생성부; 기준전압을수신하고, 수신된기준전압의직류잡음을제거하는제 1 잡음필터; 직류잡음이제거된기준전압을수신하여센서바이어스전압을생성하는전압부스터; 센서바이어스전압을수신하여, 음압의변화를기반으로출력값을생성하는마이크로폰센서; 기준전류를수신하여바이어스전압을생성하는바이어스회로; 및바이어스전압및 마이크로폰의출력값을수신하고, 출력값을증폭하여출력하는신호증폭부를포함하고, 제 1 잡음필터는임피던스회로; 임피던스회로와병렬로연결된캐패시터회로; 및임피던스회로의양단을연결하는스위치를포함한다.
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公开(公告)号：KR101182407B1
公开(公告)日：2012-09-13
申请号：KR1020080131642
申请日：2008-12-22
Applicant: 한국전자통신연구원
IPC: H03M3/02
CPC classification number: H03M3/372 , H03K3/3565 , H03M3/43 , H03M3/454
Abstract: 본 발명은 연속시간 시그마-델타 변조기에 사용되는 클럭 생성기에 대한 것으로서, 이 클럭 생성기는 인에이블 신호에 따라 발진하여 펄스를 생성하는 발진기, 상기 발진기의 펄스를 세어 누적된 펄스 수를 출력하는 계수기, 그리고 상기 계수기의 펄스수가 펄스폭조절값과 같아지면 비활성화된 출력신호를 출력하는 출력부를 포함하며, 상기 발진기는 비안정 멀티바이브레이터를 포함한다. 따라서, 지터가 있는 클럭으로부터 지터가 적은 펄스를 생성하는 비안정 멀티바이브레이터를 발진기로 사용함으로써 신호대잡음비 효율을 높이고, 디지털 회로만으로 구성되어 회로설계가 용이하고 펄스폭 조정이 용이하다. 또한 비안정 멀티바이브레이터의 구조에 따라 연속시간 시그마-델타 변조기에 사용된 저항과 커패시터 공정 변화와 연동되어 펄스폭이 조정되도록 설계가 가능하다.
비안정 멀티바이브레이터, 고정 펄스 폭, 연속 시간 시그마-델타, 아날로그-디지털변환기, 클럭 지터-
公开(公告)号：KR1020120066996A
公开(公告)日：2012-06-25
申请号：KR1020100128376
申请日：2010-12-15
Applicant: 한국전자통신연구원
CPC classification number: H03F3/45475 , H03F2203/45248 , H03F2203/45514 , H03F2203/45541 , H03F2203/45551 , H02M1/42
Abstract: PURPOSE: A bias circuit and an analog integrated circuit including the same are provided to improve a slew rate by preventing power consumption from increasing. CONSTITUTION: A reference current source unit(211) provides a current source to a dynamic bias circuit(210). A source follower unit(212) receives a first amplifier input signal and a second amplifier input signal. The voltage difference of the first amplifier input signal and the second amplifier input signal is propositional to the voltage difference of a first input signal and a second input signal. A current control unit(213) includes a first branch(213_1) and a second branch(213_2). The current control unit provides a variable current to a bias voltage generation unit(214). The bias voltage generation unit receives a reference current from the reference current source unit. The bias voltage generation unit receives the variable current from the current control unit.
Abstract translation: 目的：提供偏置电路和包括该偏置电路的模拟集成电路，以通过防止功耗增加来提高转换速率。 构成：参考电流源单元（211）向动态偏置电路（210）提供电流源。 源跟随器单元（212）接收第一放大器输入信号和第二放大器输入信号。 第一放大器输入信号和第二放大器输入信号的电压差与第一输入信号和第二输入信号的电压差有关。 电流控制单元（213）包括第一分支（213_1）和第二分支（213_2）。 电流控制单元向偏置电压产生单元（214）提供可变电流。 偏置电压产生单元从参考电流源单元接收参考电流。 偏置电压产生单元从电流控制单元接收可变电流。
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Patent Agency Ranking
公开(公告)号：KR1020120041941A
公开(公告)日：2012-05-03
申请号：KR1020100103365
申请日：2010-10-22
Applicant: 한국전자통신연구원
Abstract: PURPOSE: An apparatus for adjusting clock timing and a modulator for continuous time delta-sigma using the same are provided to compensate the time delay of a CT(Continuous Time)-integrator and a DAC(Digital Analog Converter) by adjusting the time difference of a DAC clock and a quantizer clock. CONSTITUTION: A power detecting unit(110) detects the power of input signals respectively corresponding to two or more clock time differences. The power detected from the input signal is proportional to energy having a noise transfer characteristic. The power detecting unit determines the noise transfer characteristic of an input signal. The power detecting unit generates a control signal specifying the clock time difference of detected minimum power. A timing control unit(120) receives a reference clock and the control signal. The timing control unit outputs first and second clock signals having a clock time difference with minimal power according to the control signal.
Abstract translation: 目的：提供一种用于调整时钟定时的装置和使用其的连续时间Δ-Σ调制器，以通过调整CT（连续时间）积分器和DAC（数字模拟转换器）的时间差来补偿 DAC时钟和量化器时钟。 构成：功率检测单元（110）分别对应于两个或更多个时钟时间差的输入信号的功率进行检测。 从输入信号检测的功率与具有噪声传递特性的能量成比例。 功率检测单元确定输入信号的噪声传递特性。 功率检测单元产生指定检测到的最小功率的时钟时间差的控制信号。 定时控制单元（120）接收参考时钟和控制信号。 定时控制单元根据控制信号输出具有最小功率的时钟时间差的第一和第二时钟信号。
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公开(公告)号：KR1020110067735A
公开(公告)日：2011-06-22
申请号：KR1020090124438
申请日：2009-12-15
Applicant: 한국전자통신연구원
CPC classification number: H03M7/3004 , H03M7/3033 , H03M7/304
Abstract: PURPOSE: A coefficient multiplier with a coefficient averaging technique and digital delta-sigma modulator using the same are provided to form a coefficient multiplier which occupies a small chip size, thereby simplifying the entire structure. CONSTITUTION: A coefficient multiplier(600) comprises a first cascade multiplier(610a), a second cascade multiplier(610b), and a switch(630). The first cascade multiplier has 2^1 coefficient. The second cascade multiplier has 2^2 coefficient. The switch alternatively outputs output signals of the first and second cascade multipliers according to a switch control signal. A digital delta-sigma modulator obtains high resolution information by averaging the output signals by oversampling. An effective output value of the coefficient multiplier is 3 corresponding to the average value of final output signals.
Abstract translation: 目的：提供具有系数平均技术的系数乘法器和使用其的数字Δ-Σ调制器以形成占用小芯片尺寸的系数乘法器，从而简化了整个结构。 构成：系数乘法器（600）包括第一级联乘法器（610a），第二级联乘法器（610b）和开关（630）。 第一级联乘法器具有2 ^ 1系数。 第二级联乘法器具有2 ^ 2系数。 交换机根据开关控制信号交替地输出第一和第二级联乘法器的输出信号。 数字Δ-Σ调制器通过过采样对输出信号进行平均而获得高分辨率信息。 系数乘法器的有效输出值与最终输出信号的平均值相对应。
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公开(公告)号：KR1020100073059A
公开(公告)日：2010-07-01
申请号：KR1020080131642
申请日：2008-12-22
Applicant: 한국전자통신연구원
IPC: H03M3/02
CPC classification number: H03M3/372 , H03K3/3565 , H03M3/43 , H03M3/454
Abstract: PURPOSE: A pulse generator and a continuous time sigma-delta modulator are provided to easily design a circuit by using only a digital circuit including an unstable multi-vibrator, a counter, and a latch. CONSTITUTION: An oscillator(810) generates a pulse through the oscillation according to an enable signal. A counter(820) outputs the accumulated pulse number by counting the pulse of the oscillator. An output unit outputs the inactivated output signal when the pulse number of the counter is equal to a PWM value. The oscillator comprises an unstable multi-vibrator. The output unit comprises a latch(840) which generates the inactivated output signal and a comparator(830) which outputs the activated output signal.
Abstract translation: 目的：提供脉冲发生器和连续时间Σ-Δ调制器，以便通过仅使用包括不稳定的多振子，计数器和锁存器的数字电路来容易地设计电路。 构成：振荡器（810）根据使能信号通过振荡产生脉冲。 计数器（820）通过对振荡器的脉冲进行计数来输出累积脉冲数。 当计数器的脉冲数等于PWM值时，输出单元输出未激活的输出信号。 该振荡器包括不稳定的多振子。 输出单元包括产生非激活输出信号的锁存器（840）和输出激活的输出信号的比较器（830）。
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公开(公告)号：KR100575102B1
公开(公告)日：2006-05-03
申请号：KR1020040011197
申请日：2004-02-20
Applicant: 한국전자통신연구원
IPC: H03M1/14
Abstract: 본 발명은 아날로그-디지털 변환기에 관한 발명이다. 특히, 파이프라인 폴딩 구조의 아날로그-디지털 변환기에 관한 발명이다.
본 발명에 의한 파이프라인 폴딩 구조의 아날로그-디지털 변환기는 아날로그 입력 전압을 샘플링하여 출력하는 제 1 샘플-앤드-홀드부, 기준전압들을 발생시키는 기준전압 발생기, 상기 제 1 샘플-앤드-홀드부의 출력에 각 기준전압을 뺀 값들을 증폭하여 출력하되, 증폭기의 비대칭성으로 인한 오프셋의 영향을 제거한 선행 증폭기, 상기 선행 증폭기의 출력을 폴딩하여 출력하는 제 1 폴더, 상기 제 1 폴더의 출력을 샘플링하여 출력하는 제 2 샘플-앤드-홀드부, 상기 제 2 샘플-앤드-홀드부의 출력을 폴딩하여 출력하는 제 2 폴더, 및 상기 선행 증폭기의 출력 및 상기 제 2 폴더의 출력값을 비교 연산하여 디지털 출력값을 구하는 비교기를 포함한다.
본 발명에 의한 파이프라인 폴딩 구조의 아날로그-디지털 변환기는 특히 소자의 부정합으로 의하여 발생하는 오프셋을 제거함으로써, 고해상도의 아날로그-디지털 변환기를 구현할 수 있다는 장점이 있다.
폴딩(folding), 아날로그-디지털 변환기(analog-to-digital converter), 서브레인징(subraging).-
公开(公告)号：KR1020060006501A
公开(公告)日：2006-01-19
申请号：KR1020040055571
申请日：2004-07-16
Applicant: 한국전자통신연구원
IPC: H03M1/74
Abstract: 본 발명은 전류셀 구동 방식의 디지털-아날로그 변환기에서 전류셀 소자간 부정합에 무관하게 1 비트의 해상도를 확장시킨 전류셀 구동 방식의 디지털-아날로그 변환기에 관한 것이다. 본 발명에 따른 전류셀 구동 방식의 디지털-아날로그 변환기는, N비트의 디지털 입력신호(D
IN )를 수신하여 2개의 N-1 비트 디지털 신호(D
IN1 ,
D
IN2 )로 변환하는 디코더; 상기 디지털 신호(D
IN1 ,
D
IN2 )에 기초한 전류량을 제공하는 M(= 2
N-1 )개의 전류셀; 상기 2개의 N-1 비트의 디지털 입력신호(D
IN1 ,
D
IN2 )에 기초한 전류량에 대응하는 제1 및 제2 아날로그 전압을 제1 및 제2 클럭신호(Q
1 , Q
2 )에 따라 각각 출력하는 전류셀 구동부; 및 상기 제1 및 제2 클럭신호를 기준으로 상기 제1 및 제2 아날로그 전압을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 샘플링/홀딩 증폭 회로를 포함한다. 본 발명에 따르면, 최종 출력신호의 해상도 확장이 가능하고, 부가적인 회로에 의하여 기존의 전류셀 구동 방식의 변환기 출력단에 발생하는 글리치의 영향을 최소화함으로써 소모 전류를 줄일 수 있다.
디지털-아날로그 변환기, 전류셀 구동, 해상도, 확장
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