公开(公告)号：KR100137601B1

公开(公告)日：1998-04-28

申请号：KR1019940023653

申请日：1994-09-16

Applicant: 한국전자통신연구원

Inventor： 박경완 ,  이성재 ,  신민철

IPC: H01L29/80 ,  H01L29/205 ,  H01L29/68

CPC classification number: B82Y10/00 ,  H01L29/66977

Abstract: 본 발명은 주기적인 게이트 폭의 변화를 갖는 양자간섭 트랜지스터에 관한 것이다. 전자의 파동성은 전자의 파장으로 표시되며 이 파장은 전자의 밀도 즉, 게이트 전압과 밀접한 관계가 있다. 트랜지스터의 구조에서 게이트를 주기적인 변화 폭을 갖도록 제작하여, 두가지의 전자통로 사이에 전자의 위상차를 만들어 준다. 이러한 위상의 차이에 따라 소스와 드레인 사이의 전자는 파동과 같이 간섭현상을 일으킨다. 이러한 간섭현상은 소스와 드레인 사이의 전류의 크고 작음으로 나타나며, 이 전류의 변화는 게이트의 전압으로 조절할 수 있다. 게이트 전압에 의한 전자의 양자간섭 현상에 의하여 드레인 전류의 크기는 고전적으로 생각되는 전류의 크기보다 크거나 작게되는 간섭 현상이 나타나게 되어, 기존의 동작영역에서 트랜스컨덕턴스는 증가되며, 여러가지 게이트 전압에 따른 드레인 전류의 극대/극소화 현상의 다기능성이 나타난다.

公开(公告)号：KR100129133B1

公开(公告)日：1998-04-07

申请号：KR1019940016751

申请日：1994-07-12

Applicant: 한국전자통신연구원

Inventor： 박경완 ,  이성재 ,  김경옥 ,  신민철

IPC: H01L21/304

Abstract: A method of processing the surface of a GaAs substrate includes the steps of introducing NH3 gas into a predetermined chamber in high-degree vacuum state, in which the GaAs substrate cleaned is being loaded, ionizing the NH3 gas according to plasma generation to form excited nitrogen atoms, heating the GaAs substrate to allow the As ion to be activated to form GaN on the GaAs substrate. When the GaAs is heated up to above 500 deg C, as atoms are out of the surface of GaAs. The excited nitrogen atoms replace the location of the GaAs, from which the As ion is escaped, to form GaN having a wide bandgap on the GaAs.

Abstract translation: 一种处理GaAs衬底表面的方法包括以下步骤：将NH 3气体引入到高度真空状态的预定室中，其中清洗的GaAs衬底被加载，根据等离子体产生电离NH 3气体以形成激发的氮 原子，加热GaAs衬底以允许As离子被激活以在GaAs衬底上形成GaN。 当GaAs被加热到高于500℃时，原子离开GaAs的表面。 激发的氮原子取代GaAs离子的位置，从而形成GaAs上具有宽带隙的GaN。

公开(公告)号：KR1019950007349B1

公开(公告)日：1995-07-10

申请号：KR1019920006000

申请日：1992-04-10

Applicant: 한국전자통신연구원

Inventor： 박경완 ,  박경호 ,  이성재 ,  추혜용 ,  최상수

IPC: H01L29/73

Abstract: The method includes the steps of sequentially forming a Si3N4 layer (2) and a SiO2 layer (3) on a Si substrate (1), forming and patterning a polymethyl methacrylate layer (4) on the layer (3) to form an aperture, isotropically etching the exposed layer (3) to deposit a thin Si film (5) thereon to lift-off the layer (4) to remove the layer (3) to heat-treat the substrate, forming a SiO2 layer (6) thereon to apply and pattern a polymethyl methacrylate thereon to etch the layer (6), depositing and lifting-off an Al film to form a gate and a gate pad and forming an aperature, thereby forming a simple over hang structure to improve the process yield.

Abstract translation: 该方法包括在Si衬底（1）上顺序地形成Si 3 N 4层（2）和SiO 2层（3）的步骤，在层（3）上形成和图案化聚甲基丙烯酸甲酯层（4）以形成孔， 各向同性蚀刻暴露层（3）以在其上沉积薄Si膜（5）以剥离层（4）以去除层（3）以热处理基板，在其上形成SiO 2层（6） 施加和图案化聚甲基丙烯酸甲酯以蚀刻层（6），沉积和剥离Al膜以形成栅极和栅极焊盘并形成温度，由此形成简单的过悬挂结构以提高工艺产率。

公开(公告)号：KR1019940010558B1

公开(公告)日：1994-10-24

申请号：KR1019910016477

申请日：1991-09-20

Applicant: 한국전자통신연구원

Inventor： 박경완 ,  박경호 ,  하정숙 ,  추혜용

IPC: H01L29/80

Abstract: The method provides a vertical gate quantum interference transistor which has characteristics of usual FET but high operation speed and low power consumption by using electron wave property. The device includes an AlGaAs/GaAs/AlGaAs dual quantum well structure made to insert GaAs layer having narrow energy gap in AlGaAs layer with wide energy gap of active region, a channel made to have two different electron paths between source and drain active regions by using spacious conduction band of GaAs quantum well, a gate of active region made only on the upper one side electron path of the channel in the vertical direction of the crossing channel.

Abstract translation: 该方法提供了一种垂直栅极量子干涉晶体管，其具有通常的FET的特性，但是通过使用电子波特性具有高的操作速度和低功耗。 该器件包括AlGaAs / GaAs / AlGaAs双量子阱结构，其在AlGaAs层中插入具有窄能隙的GaAs层，具有宽的有源区能隙，通过使用在源极和漏极活性区之间具有两个不同电子路径的通道，其通过使用 GaAs量子阱的宽带导带，有源区的栅极仅在通道的上侧一个电子路径沿着交叉通道的垂直方向。

公开(公告)号：KR1019940014928A

公开(公告)日：1994-07-19

申请号：KR1019920023352

申请日：1992-12-04

Applicant: 한국전자통신연구원

Inventor： 박경완 ,  이성재 ,  김경옥

IPC: C30B29/38

Abstract: 본 발명은 III-V 화합물 반도체 중에서 청록색의 빛을 나타낼 수 있는 GaN(갈륨나이트라이드) 단결정 반도체 박막의 제조 방법에 관한 것으로, GaAs를 400℃이상의 온도로 가열할때 GaAs의 표면으로 부터 As원자가 빠져 나오는 현상을 이용하는 것으로, 이 상황에서 NH
3 (암모니아 가스)의 플라즈마 상태의 분압을 이용하여 N원자를 첨가시킴으로써, As가 빠져나온 자리를 N원자로 치완하여 GaN단결정 반도체 박막을 성장시키는 제조방법이다.

公开(公告)号：KR1019930022622A

公开(公告)日：1993-11-24

申请号：KR1019920006001

申请日：1992-04-10

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  박경완 ,  박경호

IPC: H01L39/00

Abstract: 본 발명은 높은 모빌리티(mobility)와 조절 가능한 면전하 미도(controllable sheet carrier density)를 가지는 2차원 전자기체(2dimensional electron gas)를 조셉슨 접합(Josephson junction)으로 이용함으로써, 용이한 소자 제작 및 소자 자체의 신뢰성및 조절성(reliability, controllability)이 높아지며, 게이트(gate)장착 또는 접합 부분(junction)구조의 변형을 통하여 새로운 소자 (device)의 개념도입이 가능하고, 확립된 최첨단의 기술의 보유하고 있는 반도체 2차원 전자기체를 이용함으로써, 초전도체와 반도체간의 접합이 가능하여 집접회로(integrated cureuit)의 구현이 용이하므로 마이크로 파 또는 밀리미터파의 소스 및 디렉터, 트랜지스터와 같은 소자로서의 응용성이 매우 높다.

公开(公告)号：KR1020030042498A

公开(公告)日：2003-06-02

申请号：KR1020010073006

申请日：2001-11-22

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  조원주 ,  박경완

IPC: H01L21/334

CPC classification number: H01L29/6659 ,  H01L21/2255 ,  H01L21/26586 ,  H01L21/823814 ,  H01L29/7833

Abstract: PURPOSE: A method for manufacturing an MOS(Metal Oxide Semiconductor) transistor having a shallow source/drain junction region is provided to prevent the potential occurrence due to the damage of a semiconductor substrate and to non-uniformly control the impurity concentration of a diffusion source layer by a plurality of doped ion implantations. CONSTITUTION: After forming a gate pattern(18) on a semiconductor substrate(10), a diffusion source layer is formed on the entire surface of the resultant structure. The first diffusion source layer(30) is formed on the gate pattern and the upper portion of the semiconductor substrate, and second diffusion source layer(34) is formed at both sidewalls of the gate pattern by repeatedly implanting the same doped dopants or different kinds of doped dopants into the diffusion source layer from different tilt angles. A shallow source/drain junction region(36,38) having an LDD(Lightly Doped Drain) and a source/drain region, are formed at both sides of the gate pattern by diffusing impurities included in the first and second diffusion source layer using a solid phase diffusion method.

Abstract translation: 目的：提供一种用于制造具有浅源极/漏极结区域的MOS（金属氧化物半导体）晶体管的方法，以防止由于半导体衬底的损坏引起的电位发生，并且不均匀地控制扩散源的杂质浓度 层通过多个掺杂离子注入。 构成：在半导体衬底（10）上形成栅极图案（18）之后，在所得结构的整个表面上形成扩散源层。 第一扩散源层（30）形成在栅极图案和半导体衬底的上部，并且通过重复地注入相同的掺杂掺杂剂或不同种类而在栅极图案的两个侧壁处形成第二扩散源层（34） 的掺杂掺杂剂从不同的倾斜角度进入扩散源层。 具有LDD（轻掺杂漏极）和源极/漏极区域的浅源极/漏极结区域（36,38）通过使用第一和第二扩散源层中包含的杂质扩散而形成在栅极图案的两侧 固相扩散法。

公开(公告)号：KR100340929B1

公开(公告)日：2002-06-20

申请号：KR1019990052682

申请日：1999-11-25

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  박경완 ,  신민철

IPC: H01L29/732

CPC classification number: B82Y10/00 ,  G11C2216/08 ,  H01L29/7613 ,  H01L49/006 ,  Y10S438/962 ,  Y10S977/937

Abstract: 단원자층정도의연속적인금속초박막을사용하여, 제작상까다로운조건의종래기술의관통접합대신에병목(bottle-neck) 형상을갖는취약링크(weak link)를단순공정에의하여동일기판위에집적화시킴으로써, 단전자집적회로의구현에용이한단전자트랜지스터가개시된다. 본발명은 1) 금속초박막을포함하는반도체기판, 2) 상기반도체기판의금속초박막상에형성된소오스와드레인과의사이에형성된전자섬(island), 3) 상기소오스와전자섬 및상기전자섬과드레인과의사이를연결하는관통접합(tunnel junctions)의역할을수행할수 있도록잘록한병목(bottle-neck) 형상을가지며상기전자섬의전자들의쿨롱봉쇄를유도할수 있도록식각공정시 그경계면으로부터일정깊이의손상부분을갖는취약링크(weak links), 및 4) 상기전자섬의인근에결합된게이트전극을포함하는단전자트랜지스터를포함한다.

公开(公告)号：KR100331687B1

公开(公告)日：2002-04-09

申请号：KR1019990055387

申请日：1999-12-07

Applicant: 한국전자통신연구원

Inventor： 노정래 ,  김성복 ,  박경완

IPC: H01L21/20

CPC classification number: H01L29/127 ,  H01L21/02395 ,  H01L21/02433 ,  H01L21/02463 ,  H01L21/02507 ,  H01L21/02546

Abstract: 본발명은반도체기술에관한것으로, 특히화합물반도체초미세구조제작에관한것이며, 더자세히는자발형성양자점(self-assembled quantum dots)과전류차단층(current blocking structure)의자기정렬성장방법에관한것이다. 본발명은 S-K 성장방식을사용하여화합물반도체양자점구조를형성함에있어서, 양자점크기의균일성을확보하고, 기판평면에서의위치제어가용이한반도체소자제조방법을제공하는데그 목적이있다. 본발명은 TSL(tilted superlattice) 구조를이용하여 InAs 양자점이성장될부분을양자점의크기로제한하므로써양자점의크기분포를균일하게유도하며, 장벽층성장시 InAs 양자점배열구조사이에성장되는비정질 GaAs층을전류차단구조로이용할수 있는자기정렬성장법을제안하였다. 본발명은양자점의정렬효과외에양자점의크기분포균일성을높일수 있으며, 양자점구조의소자응용에필수적으로요구되는전류차단구조를별도의공정없이동시에구현할수 있다는기술적장점을가지고있다.

公开(公告)号：KR100282613B1

公开(公告)日：2001-02-15

申请号：KR1019980048732

申请日：1998-11-13

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  박경완 ,  신민철 ,  박문호

IPC: H03F3/06

Abstract: 본 발명은 단전자 회로 및 양자전자 소자 회로의 출력단 증폭회로에 관한 것으로서, 한개의 단전자 트랜지스터와 그 단전자 트랜지스터의 소스단의 전압이 게이트에 연결된 FET로 구성되며, 출력 임피던스가 큰 단전자 회로 또는 양자전자 소자 회로의 출력단자를 커패시터를 통해 단전자 트랜지스터의 입력단자에 연결하고, 단전자 트랜지스터의 소스 단자를 FET의 게이트에 연결함으로써 출력 임피던스를 줄이고, 단전자 소자 회로 또는 양자전자 소자 회로와 외부간을 격리시켜 외부 잡음에 민감한 단전자 소자 회로를 보호한다는 특징이 있다.