公开(公告)号：KR1019970030931A

公开(公告)日：1997-06-26

申请号：KR1019950040300

申请日：1995-11-08

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오응기 ,  박병선 ,  이진희 ,  윤형섭 ,  박철순

IPC: H01L29/772

Abstract: 본 발명은 도금을 이용하여 저저항금속을 중첩시키는 MESFET 게이트 금속 중첩방법에 관한 것이다.
본 발명은 MESFET에 게이트 금속이 드러나도록 절연박막으로 평탄화시키는 제1공정; 기저금속을 증착하는 제2공정; 포토레지스트로 게이트 영역을 정의하는 제3공정; 기저금속을 식각하고 포토레지스트를 열처리하여 도금하기 위한 영역을 분리하는 제4공정; 저저항 금속을 도금하는 제5공정; 포토레지스트를 제거하는 제6공정; 기저금속을 제거하는 제7공정을 포함한다.
E-beam을 이용하지 않고 T-형의 게이트와 배선금속을 형성하기 때문에 생산성을 향상시킬 수 있으며, 도금에 의해 배선금속이 만들어지기 때문에 리프트-오프에 의한 배선공정에 비해 생산원가를 줄일 수 있는 동시에 게이트의 형상이 대칭으로 형성되는 효과가 있다.

公开(公告)号：KR1019960026074A

公开(公告)日：1996-07-20

申请号：KR1019940033092

申请日：1994-12-07

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오응기 ,  박철순 ,  박병선

IPC: H01L21/027

Abstract: 본 발명은 위상반전 마스크의 경계선의 양쪽에 보조패턴을 만들고 이 마스크를 이용하여 광학스텝퍼의 리소그라피 공정으로 극히 작은 T-형 게이트를 형성하는 방법에 관한 것으로, 광학적으로 미세한 패턴을 형성할 수 있으므로 소자 제작의 양산성을 향상시킬 수 있으며, 여러가지 복잡한 과정을 거치지 않고 하나의 리소그라피 과정으로 T-형의 형상을 형성할 수 있으므로 공정이 복잡할 때 나타날 수 있는 공정조건의 변화에 의한 형상의 변화요인이 작아 효율적이다.
따라서, MESFET, HEMT 등의 미세한 T-형 게이트를 쉽게 형성할 수 있으므로 고품위 소자를 광학적인 방법으로 쉽게 제작할 수 있기 때문에 반도체 소자의 제작에 따른 효율성과 경제성을 크게 개선시킬 수 있다.

公开(公告)号：KR1020000018551A

公开(公告)日：2000-04-06

申请号：KR1019980036191

申请日：1998-09-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순

IPC: H01L21/76

Abstract: PURPOSE: A trench formation method is provided to improve an integration degree by forming fine trenches using a T-shaped gate and prevent damage or pollution by using a surface protection layer. CONSTITUTION: A trench formation method comprises the steps of forming a surface protection layer(24) for controlling height of gate on a semiconductor substrate(20) having a capping layer(22); forming a V-shaped groove(26) in the protection layer and the capping layer by RIE(reactive ion etching) or ICP(inductive coupled plasma) using sputtering effect; and forming a fine trench(27) having same width with the V-shaped groove(26) by using high etching selectivity of the capping layer(22) compared to the protection layer(24).

Abstract translation: 目的：提供沟槽形成方法，通过使用T形门形成细小的沟槽，通过使用表面保护层来防止损坏或污染来提高积分度。 构成：沟槽形成方法包括以下步骤：形成用于控制具有封盖层（22）的半导体衬底（20）上的栅极的高度的表面保护层（24）。 使用溅射效应通过RIE（反应离子蚀刻）或ICP（感应耦合等离子体）在保护层和覆盖层中形成V形槽（26）; 以及与保护层（24）相比，通过使用覆盖层（22）的高蚀刻选择性，与V形槽（26）形成具有相同宽度的细沟槽（27）。

公开(公告)号：KR1020000000904A

公开(公告)日：2000-01-15

申请号：KR1019980020845

申请日：1998-06-05

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박병선 ,  윤형섭 ,  이진희 ,  박철순 ,  편광의

IPC: H01L21/335

Abstract: PURPOSE: A T-shaped gate forming method is provided to easily form fine gate pattern having a short gate length by using single PMMA(polymethyl methacrylate) resist. CONSTITUTION: The method comprises the steps of forming a silicon oxide(43) on a GaAs substrate(40) having lower metal layers; forming a plurality of insulating layers(44,45,46), wherein the wet etching rate is gradually increased in the direction of upper part; forming a photoresist pattern(48) for a gate bridge pattern; dry-etching the insulating layers(46,45,44) and the silicon oxide(43) using the photoresist pattern as a mask; wet-etching the insulating layers(46,45,44) to form a step-type profile; opening a gate region to flow the photoresist pattern by annealing; forming a gate metal layer(49) such as Ti/Pt/Au on the resultant structure; and forming a T-shaped gate(49a) by lift-off the photoresist pattern(48).

Abstract translation: 目的：提供T形栅极形成方法，通过使用单个PMMA（聚甲基丙烯酸甲酯）抗蚀剂容易地形成具有短栅极长度的精细栅极图案。 构成：该方法包括在具有较低金属层的GaAs衬底（40）上形成氧化硅（43）的步骤; 形成多个绝缘层（44,45,46），其中湿蚀刻速率在上部方向上逐渐增加; 形成用于栅极桥模式的光致抗蚀剂图案（48）; 使用光致抗蚀剂图案作为掩模来干蚀刻绝缘层（46,45,44）和氧化硅（43）; 湿蚀刻绝缘层（46,45,44）以形成阶梯型轮廓; 打开栅极区域以通过退火流动光致抗蚀剂图案; 在所得结构上形成诸如Ti / Pt / Au的栅极金属层（49）; 以及通过剥离光致抗蚀剂图案（48）形成T形门（49a）。

公开(公告)号：KR100211956B1

公开(公告)日：1999-08-02

申请号：KR1019960014321

申请日：1996-05-02

Applicant: 한국전자통신연구원

Inventor： 김기홍 ,  박종문 ,  박민 ,  박병선 ,  박철순

IPC: H01L21/28

Abstract: 본 발명은 반도체 소자의 다층 금속배선 제조방법에 관한 것으로, 종래의 제조방법이 1차 배선, 비아 홀, 2차 배선의 순서로 진행하는 반면, 본 발명은 비아 홀 대신에 비아 기둥을 이용하며, 1차 배선과 비아 기둥을 하나의 금속도전층으로 금속막의 식각시 감광제와의 선택비 차이를 이요하여 한꺼번에 형성하며, 이어서 PECVD 산화막과 SOG 박막을 이용하여 1차 금속배선의 갭-채움과 평탄화를 수행하고 CMP 또는 애치백 등의 기술을 이용하여 비아기둥의 최상단면이 노출되고 완전히 평탄화가 이루어진 상태에서 2차 금속배선을 완성하는 것으로, 2차 금속배선 이전까지의 단계를 반복 수행함으로써, 다층 금속배선을 쉽게 가능토록 한다.

公开(公告)号：KR1019990051715A

公开(公告)日：1999-07-05

申请号：KR1019970071083

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L29/80

Abstract: 본 발명은 게이트와 드레인 간의 항복(breakdown) 전압 특성을 개선하고, 게이트와 드레인 간의 기생 캐패시턴스(Cgd)를 감소시키기 위해 에피택셜층 성장 및 비대칭형 게이트 리쎄스 구조를 형성하기 위한 비대칭 리쎄스 구조를 갖는 화합물반도체 소자의 제조 방법에 관한 것이다.
본 발명에 의한 화합물반도체 소자의 제조 방법은 종래의 단일층으로 된 오믹층과 달리 이중층의 오믹층을 갖는 반도체 기판층을 채택하므로써 오믹 접촉저항을 감소시킬 수 있다. 또한 이단계 게이트 리쎄스 방법으로 드레인 전극 부근의 오믹층을 제거함으로써, 게이트와 드레인간의 항복 전압 특성을 개선하고, 게이트와 드레인간의 기생 캐패시턴스(Cgd)를 감소시켜서 소자의 고주파 특성을 향상시킬 수 있다. 상기의 목적을 달성하기 위해서 이중층으로 구성된 N+ GaAs 오믹층과 식각정지(etch-stop)층을 갖는 에피택셜층 구조, 이단계 게이트 리쎄스 식각에 의한 비대칭형 게이트 리쎄스 구조를 형성하는 방법과 전자 싸이클로트론 공명(ECR)에 의해 성장한 산화막과 질화막으로 구성된 이중 절연막을 사용하여 소자를 보호하는 방법으로 구성되어 있다.

公开(公告)号：KR100198953B1

公开(公告)日：1999-06-15

申请号：KR1019960069815

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  박병선 ,  박철순 ,  편광의

IPC: H01F41/00

Abstract: 고주파, 고속동작 등이 요구되는 소자나 MMIC에 필수적으로 사용하는 인덕터는 그 선폭의 조절이 매우 중요하다. 종래의 인덕터는 구조상으로 인덕터 금속의 선폭을 조절하는 데에는 한계가 있다. 그리고 선폭 조절에 영향을 주는 것으로 절연층을 1차금속과 베이스 금속 사이에 사용되는 데 있다. 본 발명에서는 이 문제를 해결하고자 하는 것으로, 베이스 금속을 1차 금속 위에 직접 형성하고, 2차 금속층을 베이스 금속층 안으로 형성하므로서 선폭이 작은 인덕터를 손쉽게 형성한다.

公开(公告)号：KR1019990039218A

公开(公告)日：1999-06-05

申请号：KR1019970059227

申请日：1997-11-11

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  이진희 ,  윤형섭 ,  편광의 ,  박철순

IPC: H01L21/28

Abstract: 본 발명은 T형 게이트 전극을 얻기 위하여 전자빔에 대한 감도가 서로 다른 2층 레지스트 공정으로 게이트 전극을 형성할 때, 후방 산란으로 인하여 T형 게이트의 머리 부분이 손상되는 것을 방지하고, T형 게이트의 다리 부분을 미세한 선폭으로 조절할 수 있는 T형 게이트 전극 형성 방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 2층의 레지스트를 노광시 게이트 머리 에지 부위에 더미 패턴을 노광 하여 게이트 머리의 전자빔 량을 보상할 수 있도록 한다.

公开(公告)号：KR100170183B1

公开(公告)日：1999-03-30

申请号：KR1019950051466

申请日：1995-12-18

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/28

Abstract: 본 발명은 전자빔 노광 에너지 조정방법에 의한 에어브릿지 금속의 형성방법에 관한 것으로서, 반절연성 반도체 기판의 표면에 활성층을 형성하고 상기 활성층의 표면의 소정 부분에 절연막을 형성한 후 상기 활성층의 노출된 표면에 오믹 금속층을 형성하는 공정과, 상기 절연막과 오믹 금속층의 상부에 PMMA(ploy methyl meta acrylate)의 제1감광막과 P(MMA-MAA)의 제2감광막을 순차적으로 도포하는 공정과, 상기 제1감광막은 접속공에 의해 오믹 금속층이 노출되고 제2감광막은 상기 접속공 사이의 제1감광막이 노출되게 상기 제1및 제2감광막을 노광 및 형상하는 공정과, 상기 접속공과 제1및 제2감광막의 상부에 바닥 금속을 증착하는 공정과, 상기 바닥 금속 상부에 상기 접속공 사이가 노출되게 상기 제3감광막을 형성하고 상기 제3감광막이 형성되지 않은 바닥 금속의 상부에 에어브릿지 금속을 증착하는 공정과, 상기 제1, 제2및 제3감광막과 상기 에어브릿지 금속이 형성되지 않은 부분의 바닥 금속을 리프트-오프 방법에 의해 제거하는 공정과, 상기 노출된 반도체 기판, 바닥 금속과 에어브릿지 금속의 표면에 보호막을 형성하는 공정을 구비한다.
따라서 전자빔 노광에너지 조절을 이용하여 접속공을 형성하기 위한 감광막 패턴과 배선금속용 감광막 패턴을 동시에 형성하므로 공정이 간단하고 오정렬을 방지할 수 있다.

公开(公告)号：KR100170479B1

公开(公告)日：1999-02-01

申请号：KR1019950052637

申请日：1995-12-20

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  이진희 ,  윤형섭 ,  양전욱 ,  김기홍 ,  박철순

IPC: H01L29/812

Abstract: 본 발명은 T-형 게이트 형성방법에 관한 것으로서, 반도체 기판 상에 감광막을 도포하고 소정 부분이 중첩되도록 동일한 마스크를 이동시키면서 파장이 짧은 자외선으로 2번 노광시키고 현상하여 T-형의 개구를 형성하는 공정과, 상기 감광막에 실란 용액을 선택적으로 확산시켜 부피 팽창시키는 공정과, 상술한 구조의 전 표면에 금속을 증착하여 개구 내에 반도체 기판과 접촉되는 T-형의 게이트 전극을 형성하는 공정과, 상기 감광막을 제거하는 공정을 구비한다.
따라서, 해상력 한계 이하의 감광막 패턴을 형성할 수 있으며 재현성 및 균일도가 향상된다.