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公开(公告)号：KR1019930002790B1
公开(公告)日：1993-04-10
申请号：KR1019900021866
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: The address generator circuit for transmitting data at a block unit to improve data transmission rate comprises a decoder (2) for receiving a 32 bit address signal and an address modifier code (AM code) from a master (1) of the versa module Europe (VME) bus system to output a block transmission mode signal (BLKMD) and a selecting signal (SLCTED), an address buffer (3) for outputting the uppermost 24 bit address if in block transmission mode and outputting the 32 bit address if not in block transmission mode, and an address latch and counter (4) for receiving the block transmission mode signal, the selecting signal and a lowermost 7 bit address to output a variable output address (OA) according to the input of a longword signal (LWORD) and counter clock (CNTCLK).
Abstract translation: 用于以块为单位发送数据以提高数据传输速率的地址发生器电路包括：解码器（2），用于从反模块欧洲的主（1）接收32位地址信号和地址修改码（AM码） VME）总线系统输出块传输模式信号（BLKMD）和选择信号（SLCTED），地址缓冲器（3），用于在块传输模式下输出最高的24位地址，并且如果不在块中则输出32位地址 传输模式，以及用于接收块传输模式信号的地址锁存和计数器（4），选择信号和最低的7位地址，以根据长字信号（LWORD）的输入输出可变输出地址（OA），以及 计时器（CNTCLK）。
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公开(公告)号：KR100144825B1
公开(公告)日：1998-08-17
申请号：KR1019940035470
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 고성능 다중처리기 시스템의 시스템 제어기 내부의 실시간 클럭 제어기에 관한 관한 것으로서, 실시간 클럭(RTC)과 RTC 제어 로직으로 구성되는 실시간 클럭 제어 장치에 있어서, 상기 RTC 제어 로직은 시스템 제어기 로컬버스의 데이터와 어드레스를 타임 멀티플랙싱하는 회로, 정확한 동작을 위한 타이밍 정보를 제공하여 동기화 문제를 해결해주는 6비트 카운터 및 디코딩회로, RTC 내부의 시계 정보를 갖고 있는 어드레스 영역을 엑세스하는 신호(RTC_AS)에 의한 어드레스 래치 회로 및 읽기 데이터 전송을 위한 프로세서와 RTC의 사이에서 시계 데이터를 주고 받게 하는 신호(RTC_DS) 및 쓰기 데어터 전송을 위한 프로세서에서 RTC로 전송되어지는 데어터를 RTC 제어 로직 내부에서 동기화시켜 주는 신호(RTC_D_DRIVE) 발생회로, 데이터 전송의 완료를 나타� ��는 RTC로의 시계 데이터의 쓰기나 읽기 동작이 완료되었음을 프로세서에게 알리는 신호 (RTC_DTACK) 발생회로, 프로세서 데이터 신호(P_D7;0)와 프로세서 어드레스 신호 (P_A7:0)가 다중화기(MUX)를 통과하여 RTC 내부의 어드레스, 데이터로 연결되는 신호 (RTC_AD7:0)로 프로세서에서 RTC로 전송되어지는 어드레스를 RTC 제어 로직 내부에서 동기화시켜 주는 신호인 어드레스 구동신호(RTC_A__DRIVE) 발생회로, 프로세서에서 보내는 쓰기/읽기 신호(WR_)를 RTC로의 읽기/쓰기 신호로 프로세서의 WR_ 신호가 인버터를 통과하여 변환된 신호(RTC-RW) 신호로 변환하는 회로 및 6비트 카운터의 값을 0에서 34까지의 범위로 조정하기 위한 카운터 인에이블(Counter Enable) 회로로 구성함으로써, 시스템 공동의 자원인 시계를 시스템 버스상의 모든 보드에게 제공하고, 시스템 제어기 내부에 워치도그 타이머 기능을 제공하며, 셧 다운 (SHUT DOWN) 후에도 시간에 대한 정보를 가지는 배터리 백업 기능을 제공하고 , 어드레스 버스와 데어터 버스를 공유하는 타임-멀티플렉싱 회로를 제공하는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019960003650B1
公开(公告)日：1996-03-21
申请号：KR1019930027858
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: The buffer memory in a I/O processor is divided into two banks and the banks are designed to be occupied by multi SCSI bus so that collision of bus and data transmission time is decreased. The I/O processor includes a first memory bank and a second memory bank occupied by a first and a second SCSI controller and a third and a fourth SCSI controller respectively, and a first and a second memory controller for controlling data I/O into the first and the second bank.
Abstract translation: I / O处理器中的缓冲存储器分为两个存储区，并且存储体被设计为被多个SCSI总线占用，使得总线和数据传输时间的冲突减少。 I / O处理器分别包括由第一和第二SCSI控制器和第三和第四SCSI控制器分别占用的第一存储器组和第二存储器组，以及用于将数据I / O控制到第一和第四存储器组中的第一和第二存储器控制器 第一和第二银行。
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公开(公告)号：KR1019950029957A
公开(公告)日：1995-11-24
申请号：KR1019940007851
申请日：1994-04-14
Applicant: 한국전자통신연구원
IPC: G06F13/28
Abstract: 본 발명은 주전산기3 시스템 제어기 모듈중 DMAC에 관한 것으로, 구성은 DMAC의 모든 동작을 제어하는 상태 제어기(8)와, 제어/상태 레지스터(9), 시스템 버스로의 어드레스를 만드는 시스템 버스 어드레스 생성기(10)와, 버퍼 램(15)을 제어하기 위한 버퍼 램 어드레스/제어신호 생성기(11)로 구성된다.
DMA 전송은 시스템 버스상의 다른 모듈과 시스템 제어기 내의 버퍼 램(15)간의 전송이고 DMAC는 프로세서가 상기 DMA 전송을 명령할 경우 이를 구현하는 제어기이다.
DMAC는 DMA 전송하기 위하여 버퍼 램 제어기(13)에게 버퍼램의 사용권을 요구하여 사용권을 획득하면 요청기(12)시스템 버스의 전송 요구권을 요구하고, 버스전송 요구권을 얻으면 요청기 상태에 따라 시스템 버스 인터페이스(14)와, 버퍼 램(15)간의 데이터 전송을 조정하고, 버퍼 램과 시스템 버스 사용 요구권에 대한 중재를 다시 요청하고, 버퍼 램에 대한 다른 요청이 없을 경우 버퍼 램에 대한 중재를 생략하여 전체적인 전송시간을 단축시킨다.
또한 DMAC의 카운터, 시스템 버스 어드레스 카운터(29), 버퍼 램 어드레스 카운터(30), 전송 크기 카운터(31)를 작은 크기로 나누어 설계하여 제어 신호의 생성을 단순화 시키고 EPLD의 구현을 용이하게 한다.
상기한 바에 대한 DMAC는 시스템 제어기 보드에서 고속의 DMA 전송을 실현시킬 수 있다.-
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公开(公告)号：KR1019940006833B1
公开(公告)日：1994-07-28
申请号：KR1019910019572
申请日：1991-11-05
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The apparatus improves the performance of the overall system so that the desired data can be accessed no matter what the system bus size is. The system comprises; a shared resource memory unit (22); an address buffer storing the specified area address of the shared resource; a control and decoder unit (24) controlling a bidirectional buffer (21) and the shared memory unit (22) in order to transmit the stored data of the memory unit into the bidirectional buffer; a buffer (23) summing the address from the decoder (24) and the address from an address buffer (25).
Abstract translation: 该装置改善了整个系统的性能，使得无论系统总线大小是什么，都可以访问所需的数据。 该系统包括 共享资源存储单元（22）; 存储共享资源的指定区域地址的地址缓冲器; 控制和解码器单元（24），用于控制双向缓冲器（21）和共享存储器单元（22），以便将存储单元的存储数据传输到双向缓冲器中; 缓冲器（23）将来自解码器（24）的地址和来自地址缓冲器（25）的地址相加。
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