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公开(公告)号：KR100170500B1
公开(公告)日：1999-03-30
申请号：KR1019950042112
申请日：1995-11-18
Applicant: 한국전자통신연구원
IPC: G06F15/163
CPC classification number: H04L12/4625 , G06F13/128 , H04L49/90 , H04L49/9057
Abstract: 본 발명은 메시지 전달 컴퓨터 시스템을 위한 연결망 인터페이스(network interface) 및 메시지 전송방법(message transfer method)에 관한 것으로서, 그 특징은 복수개의 노드들이 상호 연결망을 통하여 서로 연결되어 메시지를 전달하고, 각 노드 내에서는 1개 이상의 프로세서와 지역 공유 메모리가, 필요에 따라서는 입출력 장치도, 노드 버스를 통하여 상호 접속되고 연결망 인터페이스를 통하여 상기 상호 연결망과 접속된 형태의 컴퓨터 시스템을 위한 연결망 인터페이스에 있어서, 상기 연결망 인터페이스의 내부에서 데이터를 전송하는 통로 역할을 하는 지역 버스와, 상기 노드 버스와 상기 지역 버스를 연결시켜주는 버스 연결수단과, 상기 프로세서에 의해 의뢰된 메시지를 상기 지역 버스와 상기 버스 연결수단과 상기 노드 버스를 통하여 상기 지역 공유 � ��모리로부터 읽어와서 패킷화하여 그 패킷을 상기 상호 연결망으로 송신하는 송신부 및 패킷을 상기 상호 연결망으로부터 수신해서 복원하여 상기 지역 버스와 상기 버스 연결수단과 상기 노드 버스를 통하여 상기 지역 공유 메모리에 복원된 메시지를 저장하는 수신부를 포함하는 데에 있다.
그러므로, 그 효과는 메모리 대응 전송방식과, DMA 기반 전송방식을 모두 지원함으로써 메시지의 특징과 성격에 따라 최적의 전송방식으로 전송할 수 있으며 소프트웨어에 대하여 투명하게 전송할 수 있고, 제어 메시지에 대한 브로드캐스트 전송 및 멀티캐스트 전송을 하드웨어적으로 지원함으로써 전송 지연시간을 줄이고 전송 대역폭을 높여 전송을 최적화하며 다양한 전송 기능을 제공함에 있다.-
公开(公告)号：KR1019980075790A
公开(公告)日：1998-11-16
申请号：KR1019970012106
申请日：1997-04-02
Applicant: 한국전자통신연구원
IPC: H04L12/801 , H04L12/833 , H04L12/927 , H04L12/18
Abstract: 본 발명은 여러개의 노드로 구성된 병렬 컴퓨터 시스템에서 다단계 상호 연결망을 통하여 패킷을 전송하기 위한 패킷 경로 제어 방법에 관한 것으로, 긴급 전송 여부, 브로드캐스트 전송 여부, 상호 연결망의 구성 형태, 노드 식별자 등의 기본 전송 정보를 이용하여 최단 경로로 패킷을 신속하게 전송하고 경로가 막히거나 정체될 경우 이용 가능한 다른 경로를 사용하여 효과적으로 패킷을 전송할 수 있도록 경로 제어 태그를 생성함으로써 노드간 패킷 전송 효율을 극대화할 수 있는 다단계 상호 연결망을 위한 경로 제어 태그 생성 방법이 제시된다.
본 발명에 따른 경로 제어 태그 생성 방법은 최대 128개까지의 노드가 연결될 수 있는 병렬 컴퓨터 시스템에 적용하기 위한 것으로, 기본 전송 정보를 이용하여 전송 대상 패킷에서 요구되는 경로 제어 태그의 개수를 파악한 후 긴급 플래그, 브로드캐스트 정보, 수신 노드 식별자 등을 참조하여 각각의 태그를 순서대로 생성한다.-
公开(公告)号：KR100146562B1
公开(公告)日：1998-08-17
申请号：KR1019950039780
申请日：1995-11-04
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 여러개의 컴퓨터 시스템을 상호연결하여 클러스터로 운영하고자 할 때, 컴퓨터 시스템들을 계층적 크로스바 스위치를 사용하여 크로스바 스위치의 개수를 유연하게 증가시킬 수 있는 시스템구조에 대한 것으로, 다수개의 프로세서 노드들을 소정갯수의 노드군으로 분류하는 제1과정과, 상기 과정에서 분류되어진 각 노드군들에 대하여 각각 하나의 노드군에 하나의 크로스바 스위치를 대응시키고 각 노드군에 속하는 프로세서 노드들을 해당 크로스바 스위치에 연결하는 제2과정과, 상기 과정에서 노드군에 연결되어진 크로스바 스위치들을 소정갯수의 스위치군으로 분류하는 제3과정과, 상기 과정에서 분류되어진 각 스위치군들에 대하여 각각 하나의 스위치군에 두 개의 상위 크로스바 스위치를 대응시키고 각 스위치군에 속하는 크로스� � 스위치들과 연결하는 제4과정과, 상기 과정에서 각 스위치군에 연결되어진 상위 크로스바 스위치들을 연결하는 제5과정을 포함하는 것을 특징으로 하는 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법을 제공하여 시스템의 확장 또는 응용분야 및 사용용도의 시스템 자원 필요 요구에 따라 자유롭게 구성이 가능하게 한다.
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公开(公告)号：KR1019980020693A
公开(公告)日：1998-06-25
申请号：KR1019960039267
申请日：1996-09-11
Applicant: 한국전자통신연구원
IPC: H04L12/56
CPC classification number: H04L12/18
Abstract: 본 발명은 병렬처리 컴퓨터의 상호연결망의 임의의 한 노드에서 다른 모든 노드로 동일한 데이터를 전송하는 브로드캐스트 전송방법에 관한 것으로서, 그 목적은 브로드캐스트 전송시 각 계층의 수신 그룹에 무관하게 동일한 패킷이 전송되게 하는 데에 있으며, 그 특징은 단일태그 구조를 사용하며, 계층 1 클러스터 연결망 또는 계층 2 클러스터 연결망에 속한 라우팅 스위치를 구분하고, 해당 라우팅 스위치에서 패킷이 수신되는 입력 위치에 따라 해당 패킷형태를 출력하는데 있다.
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公开(公告)号：KR100131849B1
公开(公告)日：1998-04-24
申请号：KR1019940025175
申请日：1994-09-30
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 중첩된 버스 동작을 허용하는 버스(1)를 가진 다중 프로세서 시스템에 있어서 현재 버스상에서 하나의 프로세서 모듈로부터의 메모리 억세스 요청이 진행되고 있는 어드레스에 대해 적어도 하나 이상의 다른 프로세서 모듈의 메모리 억세스 요청이 있는 경우, 이를 정확하고 효과적으로 저지하는 캐쉬 데이타 일치성 보장 장치에 관한 것으로, 자신이 시작한 버스 상의 요청이 메모리 모듈이나 다른 프로세서 모듈에 의해 사이클이 취소되는 경우에는 그 즉시 동일 어드레스에 대한 사용을 허용하게 하므로써 버스 사용 금지 기간을 2버스 클럭으로 최소화하며, 그렇지 않은 경우에는 사이클의 수행이 완료되거나, 다른 버스 사이클로 인한 스누핑의 결과로 사이클의 수행이 취소될 때 까지 동일 어드레스에 대한 버스 사용을 허가하지 않는다.
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Patent Agency Ranking16.发明授权
公开(公告)号：KR100120716B1
公开(公告)日：1997-11-04
申请号：KR1019940007770
申请日：1994-04-13
Applicant: 한국전자통신연구원
IPC: H03K19/20
Abstract: The AND-OR-NOT combination trigger circuit in a bus information processing unit provides the bus information processing unit with a combination trigger circuit which includes AND logic, OR logic, and NOT logic in each trigger condition, so as to effectively perform data detection. The AND-OR-NOT combination trigger circuit includes a reference cell consisting of a predetermined number of logic devices to satisfy a desired detecting trigger condition by AND-OR-NOT combination and a common cell consisting of a predetermined number of logic devices to satisfy a desired detecting trigger condition.
Abstract translation: 总线信息处理单元中的AND-OR-NOT组合触发电路为总线信息处理单元提供组合触发电路，该组合触发电路在每个触发条件下包括AND逻辑OR逻辑和NOT逻辑，以便有效地执行数据检测。 AND-OR-NOT组合触发电路包括由预定数量的逻辑器件组成的参考单元，以通过AND-OR-NOT组合来满足期望的检测触发条件，以及由预定数量的逻辑器件组成的公共单元，以满足 期望检测触发条件。
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公开(公告)号：KR1019970012181A
公开(公告)日：1997-03-29
申请号：KR1019950024212
申请日：1995-08-05
Applicant: 한국전자통신연구원
Abstract: 본 발명은 펜디드 플로토톨 버스(Pended Protocol Bus) 상에서 캐쉬블록 데이터을 전송할 때 발생할 수 있는 전송 에러를 극복하기 위한 전송을 다시 시도할 수 있는 데이터 큐 모듈(data queue module) 및 그 제어 방법에 관한 것으로서, 그 특징은, 데이터를 잠깐 저장해 두고 그 데이터의 입출력을 제어하는 캐쉬저장제어수단과 프로세서를 구비하고 있는 멀티프로세서 시스템에서의 데이터 큐 모듈에 있어서, 소정 크기의 저장 용량을 가지는 큐를 형성하며, 데이터 버스와 캐쉬저장수단의 사시에서 잠시 데이터를 보관하다가 명령에 따라 전송하거나 전송 받는 데이터 큐저장수단과, 에러검사정보를 생성하여 상기 데이터 버스를 통하여 전송될 데이터에 상기 에러검사정보를 부가하거나 전송된 데이터의 에러검사정보를 검사하는 데이터에러처리수단 및 상기 로세서의 요구에 따라 상기 데이터 큐저장수단과 상기 캐쉬저장수단과 상기 데이터에러처리수단의 동작을 제어하여 전송에러를 극복하게 하는 데이터전송제어수단을 포함하는 데에 있고, 그 다른 특징은, 캐쉬 저장수단과 데이터 큐와 데이터 버스 인터페이스를 구비한 멀티프로세서 시스템의 데이터 큐 제어수단의 제어 방법에 있어서, 상기 데이터 큐 제어수단을 초기화하는 제1과정과, 상기 데이터 큐 제어수단이 프로세서로부터 데이터 전송 요청을 받아 상기 요청에 따라 데이터를 읽거나 쓰는 제2과정과, 상기 데이터 큐 제어수단이 데이터의 전송을 프로세서에 요청하여 데이터를 읽거나 쓰는 제3과정 및 상기 제2과정으로 진행하는 제4과정을 포함하여 전송에러를 극복하게 하는 데에 있으며, 그 효과는 캐쉬 메모리에 되쓰기 위하여 버퍼가 메 모리의 소자 속에 포함되어 있지 않고 데이터 큐 모듈 속에 포함되어 있어서 다시 시도할 경우에도 이 블록 데이터를 다시 사용할 수 있다는 데에 있다.
캐쉬 저장수단과 데이터 큐와 데이터 버스 인터페이스를 구비한 멀티프로세서 시스템의 데이터 제어방법에 있어서 상기 데이터 제어수단을 초기화하는 과정.-
公开(公告)号：KR1019970012143A
公开(公告)日：1997-03-29
申请号：KR1019950024214
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 멀티프로세서 인터럽트 처리기 및 인터럽트 처리방법에 관한 것으로서, 그 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 프로세서 인터럽트 처리기에 있어서, 수신된 긴급 메시지를 저장하는 소정의 크기의 긴급 메시지 저장수단과, 수신된 일반 메시지들을 저장하는 소정개수의 일반 메시지 저장수단들과, 현재의 제어상태정보를 저장하는 제어상태 저장수단과 및 메시지가 긴급 메시지인지 일반 메시지인지를 구별하여 긴급 메시지이면 상기 긴급 메시지 저장수단에 저장하고 일반 메시지이면 상기 일반 메시지 저장수단에 저장하는 메시지의 수단 및 저장제어수단을 포함하는 데에 있으며, 그 다른 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 인터럽트 처리기의 인터럽트 처리 방법에 있어 , 인터럽트를 전송하는 인터럽트 버스가 유휴상태가 될 때까지 기다리는 제1과정과, 중재상태로서 송신측에서 상기 인터럽트 버스의 사용권을 얻는 제2과정과, 상기 인터럽트 버스를 통하여 전송되는 메시지의 수신처가 자신인지 아닌지의 여부에 따라 메시지를 수신하거나 상기 제1과정으로 진행하는 제3과정과, 상기 인터럽트 버스를 통하여 수신된 메시지가 긴급 메시지인지 일반 메시지인지의 종류에 따라 상기 수신된 메시지를 긴급 메시지 저장수단에 또는 일반 메시지 저장수단에 저장하는 제4과정 및 수신된 인터럽트에 대하여 오류정보를 포함하는 응답을 송신측에 인터럽트 버스를 통하여 회신하고, 무조건 사익 제2과정으로 진행하는 제5과정을 포함하는 데에 있으며, 그 또 다른 특징은, 인터럽트 처리기를 초기화하는 제1과정과, 상기 인터 럽트 처리기가 중재상태인지, 긴급 인터럽트 신호가 구동되었는지 및 긴급 메시지가 저장되어 있는지를 판단하는 제2과정과, 상기 제2과정에서 상기 인터럽트 처리기가 중재상태이고 긴급 인터럽트 신호가 구동되지 않았고 긴급 메시지가 저장되어 있다고 판단되면, 긴급 인터럽트를 구동하고 나서 상기 제2과정으로 진행하는 제3과정 및 소정시간이 경고한 후, 긴급 인터럽트를 철회하는 제4과정을 포함하는 데에 있고, 그 또 다른 특징은, 인터럽트 처리기의 일반 인터럽트 구동 방법에 있어서, 상기 인터럽트 처리기를 초기화하는 제1과정과, 일반 인터럽트가 구동되었는지와 일반 메시지가 저장되어 있는지를 판단하는 제2과정과, 사익 제2과정에서 일반 인터럽트가 구동되지 않았고 일반 메시지가 저장되어 있다고 판단되면, 일반 인터럽트를 구동하 나서 상기 제2과정으로 진행하는 제3과정 및 일반 인터럽트가 구동되어 있고 일반 인터럽트가 읽혀지면, 일반 인터럽트를 철회하는 제4과정을 포함하는 데에 있으며, 그 효과는 인터럽트를 2종류로 나누어 처리함으로써 보다 경제적으로 멀티프로세서 시스템을 운영하여 시스템의 속도를 종래보다 크게 증가시킨다는 데에 있다.
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公开(公告)号：KR1019970012142A
公开(公告)日：1997-03-29
申请号：KR1019950024213
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 멀티프로세서 인터럽트 처리기에서의 인터럽트 수신용 메시지 큐의 제어방법에 관한것으로서, 그 특징은, 긴급 메시지 저장수단과 소정개수의 일반 메시지 저장수단들과 제어상태 저장수단을 포함한 멀티프로세서 인터럽트 처리기를 제어하기 위한 인터럽트 수신용 메시지 큐의 제어 방법에 있어서, 상기 멀티프로세서 인터럽트 처리기가 초기화되는 제1과정과, 현상태가 응답회신 상태인지와 수신메시지에 전송 오류가 없는지와 상기 수신 메시지가 일반 메시지인지를 판단하는 제2과정과, 상기 제2과정에서 현상태가 응답회신 상태이고 상기 수신 메시지에 전송 오류가 없고 상기 수신 메시지가 일반 메시지로 판단되면, 상기 일반 메시지 저장수단에 상기 수신 메시지를 저장하는 제3과정과, 상기 제2과정에서 현상태가 응답회신 상태가 니거나 상기 수신 메시지에 전송 오류가 있거나 상기 수신 메시지가 긴급 메시지로 판단되면, 상기 제어상태 저장수단의 일부 비트들을 '비유효'를 나타내도록 설정하는 제4과정 및 상기 제3과정 또는 제4과정 수행 후, 상기 제2과정으로 진행하는 제5과정을 포함하는 데에 있고, 그 효과는 인터럽트를 2종류로 나누어 처리함으로써 보다 경제적으로 멀티프로세서 시스템을 운영하여 시스템의 속도를 종래보다 크게 증가시킨다는 데에 있다.
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