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公开(公告)号：KR100659581B1
公开(公告)日：2006-12-20
申请号：KR1020050119225
申请日：2005-12-08
Applicant: 한국전자통신연구원
IPC: C30B29/06
Abstract: A method for crystallizing silicon, a thin film transistor manufactured by the same, and its manufacturing method are provided to improve electron mobility of the thin film transistor by metal-catalyst-induced crystallization. A crystalline filter(120) is formed on a substrate(100). A metal catalyst layer(130) is formed in the crystalline filter. A resist pattern having holes is formed on the substrate. The substrate is patterned along the resist pattern to form the crystalline filter of a well structure. An amorphous silicon layer(140) is deposited on the whole substrate including the crystalline filter. The substrate is thermally processed to crystallize the amorphous silicon layer by metal-catalyst-induced crystallization, so that electron mobility of a thin film transistor is improved.
Abstract translation: 提供一种用于使硅结晶的方法及由其制造的薄膜晶体管及其制造方法，以通过金属 - 催化剂诱导的结晶来改善薄膜晶体管的电子迁移率。 晶体滤波器（120）形成在衬底（100）上。 金属催化剂层（130）形成在晶体滤波器中。 在基板上形成具有孔的抗蚀剂图案。 沿着抗蚀剂图案图案化衬底以形成阱结构的晶体滤波器。 在包括晶体滤波器的整个基板上沉积非晶硅层（140）。 对基板进行热处理以通过金属 - 催化剂诱导的结晶使非晶硅层结晶，从而提高薄膜晶体管的电子迁移率。
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公开(公告)号：KR100601053B1
公开(公告)日：2006-07-19
申请号：KR1020050034030
申请日：2005-04-25
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 충돌 이온화를 이용한 트랜지스터 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막, 게이트 및 제1 및 제2 측벽 스페이서를 형성하고, 반도체 기판에 불순물을 경사 이온 주입하여 게이트 및 제1 및 제2스페이서에 마스킹(masking)되어 제1스페이서로부터 이격된 제1불순물층 및 제2스페이서 아래에 중첩되게 연장된 제2불순물층을 형성한다. 상호 간의 사이의 반도체 기판 영역을 이온화 영역으로 설정하는 소스 및 드레인을 제1 및 제2스페이서에 각각 자기 정렬되게 반도체 기판 상에 형성한다. 이때, 소스가 이온화 영역과 쇼트키 접합(schottky junction)을 이루게 제1금속 실리사이드막을 포함하여 형성되고, 드레인이 제2스페이서 아래에 중첩되는 제2불순물층 부분 및 제2불순물층 영역과 저항성 접촉(ohmic contact)을 이루게 제2스페이서에 정렬되는 제2실리사이드막을 포함하여 형성된다.
충돌 이온화, 애벌랜치 항복, 실리사이드, 쇼트키 장벽, 비대칭 소스 드레인-
公开(公告)号：KR100590765B1
公开(公告)日：2006-06-15
申请号：KR1020030091886
申请日：2003-12-16
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: SOI 소자를 구현하는 데 있어서 채널에서 자기가열 현상에 의하여 발생되는 열의 분산 능력이 우수한 MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자는 기판상에 형성된 메사형 활성 영역과, 상기 기판과 상기 활성 영역과의 사이에 개재되어 있는 매몰 산화막과, 상기 활성 영역 및 상기 매몰 산화막의 주위를 포위하도록 형성되며 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 소자분리 영역을 포함한다. 상기 활성 영역 위에는 게이트가 형성되고, 상기 활성 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 게이트의 양측에서 상기 활성 영역 내에는 소스/드레인 영역이 형성되어 있다.
SOI, 열전도도, 싱크, 소자분리 영역,매몰 산화막, 채널-
14.发明授权리플로우 공정을 이용하여 형성된 엘리베이티드소스/드레인(ｅｌｅｖａｔｅｄ ｓｏｕｒｃｅ/ｄｒａｉｎ)을 갖는 ＳＯＩ 모스펫 소자의 제조 방법 失效用于制造具有通过使用回流工艺形成的升高的源极/漏极的SOI MOSFET器件的方法
公开(公告)号：KR100516153B1
公开(公告)日：2005-09-21
申请号：KR1020030091335
申请日：2003-12-15
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: SOI 기판을 이용한 극소 채널의 SOI 모스펫(MOSFET) 소자의 제조방법을 제공한다. 본 발명은 HSQ(hydrogen silsesquioxane)막의 리플로우(reflow) 공정을 이용하여 엘리베이티드 소스/드레인(ESD, elevated source/drain)을 형성하고, 저유전율의 절연막을 층간 절연막으로 형성한다. 이에 따라, 본 발명은 저저항의 소스/드레인 및 저유전율의 층간 절연막과 매우 얇은 두께의 실리콘 채널층을 갖는 SOI 기판을 사용함으로 단채널 효과를 억제할 수 있고 구동 능력이 향상되고 RC 지연 시간이 향상된 저전력 및 고속 동작의 SOI 모스펫 소자를 제조할 수 있다.
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公开(公告)号：KR1020050062020A
公开(公告)日：2005-06-23
申请号：KR1020030093683
申请日：2003-12-19
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 이중 게이트 전극을 구비하는 모스펫 소자 및 그 제조방법을 제공한다. 본 발명의 모스펫 소자는 단결정 실리콘층에 형성된 소스/드레인 영역과 그 사이에 형성된 채널 영역과, 상기 채널 영역 상의 일부에 형성되고, 주 게이트 절연막 및 주 게이트 전극으로 구성된 주 게이트 스택과, 상기 주 게이트 스택의 양측벽, 상기 채널 영역의 일부 및 소스/드레인 영역 상에 형성되고, 확장부 형성 게이트 절연막 및 확장부 형성 게이트 전극으로 구성된 확장부 형성 게이트 스택을 포함하여 이루어진다. 본 발명의 모스펫 소자는 상기 확장부 형성 게이트 전극을 통하여 상기 주 게이트의 양측 하부에 소스/드레인 확장부를 전기적으로 형성할 수 있어 단채널 효과 억제에 유리하고 구동 능력을 향상시킬 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050060302A
公开(公告)日：2005-06-22
申请号：KR1020030091886
申请日：2003-12-16
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: SOI 소자를 구현하는 데 있어서 채널에서 자기가열 현상에 의하여 발생되는 열의 분산 능력이 우수한 MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자는 기판상에 형성된 메사형 활성 영역과, 상기 기판과 상기 활성 영역과의 사이에 개재되어 있는 매몰 산화막과, 상기 활성 영역 및 상기 매몰 산화막의 주위를 포위하도록 형성되며 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 소자분리 영역을 포함한다. 상기 활성 영역 위에는 게이트가 형성되고, 상기 활성 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 게이트의 양측에서 상기 활성 영역 내에는 소스/드레인 영역이 형성되어 있다.
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公开(公告)号：KR1020040085688A
公开(公告)日：2004-10-08
申请号：KR1020030020478
申请日：2003-04-01
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/66772 , H01L29/78621 , H01L29/78654
Abstract: PURPOSE: A MOSFET device with a ultra fine channel and a method for manufacturing the same are provided to shorten the effective channel length by controlling the thickness of a doped second silicon oxide layer. CONSTITUTION: A channel region is formed on a single crystalline silicon layer(14) of an SOI(Silicon-On-Insulator) substrate. A source/drain region is provided with a deep junction region(42) and a shallow junction region(44) formed in the silicon layer. A first silicon oxide pattern(20a) doped with the first concentration of the first dopant is formed on the silicon layer to contact the deep junction region. A second silicon oxide spacer(40a) doped with the second concentration of the second dopant is formed on the silicon layer to contact the shallow junction region. A T-shaped gate electrode(60a) is formed on the channel region. A gate insulating layer(50a) is formed between the channel region and the gate electrode.
Abstract translation: 目的：提供具有超细通道的MOSFET器件及其制造方法，以通过控制掺杂的第二氧化硅层的厚度来缩短有效沟道长度。 构成：在SOI（绝缘体上硅）衬底的单晶硅层（14）上形成沟道区。 源极/漏极区域设置有形成在硅层中的深结区域（42）和浅结区域（44）。 掺杂有第一掺杂剂的第一浓度的第一氧化硅图案（20a）形成在硅层上以接触深结区域。 掺杂有第二浓度的第二掺杂剂的第二氧化硅间隔物（40a）形成在硅层上以接触浅结区域。 在通道区域上形成T形栅电极（60a）。 在沟道区和栅电极之间形成栅极绝缘层（50a）。
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公开(公告)号：KR100450762B1
公开(公告)日：2004-10-01
申请号：KR1020020057329
申请日：2002-09-19
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/78696 , H01L29/66772 , H01L29/78609
Abstract: An ultra small-sized SOI MOSFET having a high integration density, low power consumption, but high performances, and a method of fabricating the same are provided. The method includes preparing a SOI substrate on which a monocrystalline silicon layer is formed, forming a first dielectric material layer doped with impurities of a first conductivity type on the SOI substrate, forming an opening to expose the monocrystalline silicon layer etching at least part of the first dielectric material layer, forming a channel region injecting impurities of a second conductivity type into the monocrystalline silicon layer exposed by the opening, forming a source region and a drain region in the monocrystalline silicon layer diffusing the impurities of the first dielectric material layer using heat treatment, forming a gate dielectric layer in the opening on the channel region, forming a gate electrode on the gate dielectric layer to fit in the opening, forming a second dielectric material layer on the entire surface of the SOI substrate on which the gate electrode is formed, forming contact holes to expose the gate electrode, the source region, and the drain region etching part of the second dielectric material layer, and forming metal interconnections to bury the contact holes.
Abstract translation: 提供了具有高集成度，低功耗，高性能的超小型SOI MOSFET及其制造方法。 该方法包括：制备在其上形成单晶硅层的SOI衬底;在SOI衬底上形成掺杂有第一导电类型的杂质的第一介电材料层;形成开口以暴露单晶硅层，从而蚀刻至少部分 第一介电材料层，形成沟道区域，将通过开口暴露的单晶硅层中的第二导电类型的杂质注入到所述单晶硅层中;在单晶硅层中形成源极区域和漏极区域，使用热量扩散第一介电材料层的杂质 在沟道区上的开口中形成栅极介电层;在栅极介电层上形成栅极以配合开口;在SOI基板的整个表面上形成第二介电材料层，其上形成有栅极 形成接触孔以暴露栅电极，源极区和漏极 区域蚀刻第二介电材料层的一部分，并形成金属互连以掩埋接触孔。
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公开(公告)号：KR1020040025376A
公开(公告)日：2004-03-24
申请号：KR1020020057329
申请日：2002-09-19
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/78696 , H01L29/66772 , H01L29/78609
Abstract: PURPOSE: An ultra small size SOI(Silicon On Insulator) MOSFET and a method for manufacturing the same are provided to be capable of improving reliability and integration degree. CONSTITUTION: An SOI substrate with a single crystalline silicon layer is prepared. A doped first insulating layer(40) is formed on the substrate. The single crystalline silicon layer is exposed by selectively etching the first insulating layer(40). A channel region(72) is formed by implanting dopants into the exposed silicon layer. A source and drain region(32,34) are formed on the silicon layer by diffusing the dopants using annealing. A gate insulating layer(80) and a gate electrode(92) are sequentially formed on the channel region. The second insulating layer(110) is formed on the resultant structure. Contact holes are formed to expose the gate electrode, the source and drain region by selectively etching the second insulating layer. Metal lines(130,132,134) are filled in the contact holes, respectively.
Abstract translation: 目的：提供超小尺寸SOI（绝缘体上硅）MOSFET及其制造方法，以提高可靠性和集成度。 构成：制备具有单晶硅层的SOI衬底。 在衬底上形成掺杂的第一绝缘层（40）。 通过选择性地蚀刻第一绝缘层（40）来暴露单晶硅层。 通过将掺杂剂注入暴露的硅层中形成沟道区（72）。 通过使用退火扩散掺杂剂，在硅层上形成源区和漏区（32,34）。 栅极绝缘层（80）和栅电极（92）依次形成在沟道区上。 在所得结构上形成第二绝缘层（110）。 形成接触孔，以通过选择性地蚀刻第二绝缘层来露出栅极，源极和漏极区域。 金属线（130,132,134）分别填充在接触孔中。
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公开(公告)号：KR100757389B1
公开(公告)日：2007-09-11
申请号：KR1020060059128
申请日：2006-06-29
Applicant: 한국전자통신연구원
Abstract: 본 발명은 나노갭 전극을 갖는 센서 및 그 제조 방법에 관한 것으로,
본 발명에 따른 센서는 소정의 두께를 갖는 산화막 층과, 상기 산화막 층의 표면에 수직한 방향으로 형성된 서로 절연 상태에 있는 제1 금속 전극 및 제2 금속 전극과, 상기 산화막 층에 평행한 방향으로 상기 제1 금속 전극에 접속된 복수 개의 제1 금속 전극 층들, 상기 산화막 층에 평행한 방향으로 상기 제2 금속 전극에 접속되고 상기 제1 금속 전극 층들 사이마다 위치하는 복수 개의 제2 금속 전극 층들 및 상기 금속 전극 층들 사이마다 위치하고 상기 금속 전극 층들의 너비보다 좁은 너비를 갖는 중간 산화 막 층들로 구성된 복수 개의 나노갭 적층 어레이와, 상기 나노갭 적층 어레이들이 서로 평행하게 소정의 간격을 갖고 배치되어 형성된 복수 개의 채널과, 상기 채널의 최상부에 형성된 비 전도성 물질로 된 커버 막과, 상기 커버 막에 형성된 검출 대상 물질의 유출입을 위한 하나 이상의 구멍을 포함한다.
상기의 구성을 통해 종래의 검출 센서에 비해 훨씬 높은 감도를 가지는 소자 제작이 가능하며, 공정이 단순하기 때문에 집적화 및 대량화가 가능하다.
나노갭, 바이오 물질
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