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公开(公告)号：KR1020060065420A
公开(公告)日：2006-06-14
申请号：KR1020050029950
申请日：2005-04-11
Applicant: 한국전자통신연구원
IPC: G06F9/30
CPC classification number: G06F9/30
Abstract: 시스템 온 칩 설계를 위한 하드웨어/소프트웨어 스케쥴링 방법 및 이 기능을 실현하는 기록 매체가 개시된다. 상기 SOC 스케쥴링 방법에서는, 하드웨어/소프트웨어 모듈들의 동작 클럭 싸이클, 각 모듈간의 동작 우선순위 및 시스템 구조 정보로부터, 우선 순위 그래프 및 제약 조건 그래프를 만들고, 주어진 시스템 구조상에서 시스템 전체의 동작 클럭 싸이클 및 파이프라인 수를 만족하는 각 모듈의 동작 시간에 대한 스케쥴 결과를 생성한다. 또한, 시스템 전체의 동작 클럭 싸이클이 만족되지 않으면, 이를 만족시킬 수 있는 최적의 파이프라인 수와 그에 해당하는 스케쥴 결과를 생성한다.
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公开(公告)号：KR1020050066863A
公开(公告)日：2005-06-30
申请号：KR1020030098346
申请日：2003-12-27
Applicant: 한국전자통신연구원
IPC: G06F11/22
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 시스템온칩 플랫폼의 버스 성능 분석 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 시스템온칩 플랫폼에서 버스 마스터들의 성능, 버스 사용시간 및 단위시간 당 데이터 전송량 등을 측정하여 시스템온칩 플랫폼의 버스 성능을 분석하기 위한, 시스템온칩 플랫폼의 버스 성능 분석 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 시스템온칩 플랫폼의 버스 성능 분석 장치에 있어서, 각 버스별 버스 요구 시작시간과 버스 요구 종료시간을 체크하여 각 버스별 버스 사용 요구시간을 산출하기 위한 버스 요구시간 계산수단; 각 버스별 버스 사용 허가시간과 버스 사용 해제시간을 체크하여 각 버스별 버스 허가 시간을 산출하기 위한 버스 허가시간 계산수단; 상기 버스 사용 허가시간 동안 버스를 독점하여 실제 버스를 사용한 시간의 총합을 산출하기 위한 버스 사용시간 계산수단; 버스를 통해 전송한 총 데이터량을 산출하기 위한 전송 데이터량 계산수단; 상기 각 계산수단들이 산출한 데이터를 출력하기 위한 출력수단; 및 상기 각 버스의 사용을 감지함에 따라 해당 계산수단을 동작시켜 상기 각 계산수단에서 산출한 데이터(정보)를 출력하도록 상기 출력수단을 제어하기 위한 제어수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 시스템온칩 플랫폼의 성능 분석 등에 이용됨.-
公开(公告)号：KR100441464B1
公开(公告)日：2004-07-23
申请号：KR1020010086827
申请日：2001-12-28
Applicant: 한국전자통신연구원
IPC: H04L29/06
Abstract: PURPOSE: An algorithm generating an interface between IP(Intellectual Property) module is provided to achieve an interface synthesizer used in an actual design. CONSTITUTION: An operation of an interface module is inputted using a timing diagram editor. A signal transition graph(STG) is generated by reading the above timing diagram information(2). A finite state machine(FSM) is generated from the signal transition graph(3). The number of states is minimized by merging states which are merged from the above finite state machine(4). The generated finite state machine is output in the type of a state transition table or VHDL program. And the state transition table and the VHDL program are synthesized using a logic synthesizer.
Abstract translation: 目的：提供一种在IP（知识产权）模块之间生成接口的算法，以实现在实际设计中使用的接口合成器。 构成：使用时序图编辑器输入接口模块的操作。 通过读取上述时序图信息（2）产生信号转换图（STG）。 根据信号转换图（3）生成有限状态机（FSM）。 通过合并来自上述有限状态机（4）的状态来最小化状态的数量。 生成的有限状态机以状态转换表或VHDL程序的类型输出。 状态转换表和VHDL程序使用逻辑合成器进行合成。
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公开(公告)号：KR1020030054061A
公开(公告)日：2003-07-02
申请号：KR1020010084155
申请日：2001-12-24
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A method for a hardware-software interface synthesis is provided to automatically create software device driver and hardware interface circuit for an interface of a hardware module and a software module. CONSTITUTION: In a hardware-software co-design system, the system is initialized(100) and interface information of a hardware module and a software module is received(200). A control signal between the hardware module and a software module is created in accordance with the interface information(300). A physical address of a memory map corresponded to the control signal is allocated(400). A hardware interface file is automatically created(500). A software interface driver is automatically created(600).
Abstract translation: 目的：提供硬件 - 软件界面综合的方法，为硬件模块和软件模块的接口自动创建软件设备驱动和硬件接口电路。 规定：在硬件 - 软件协同设计系统中，初始化系统（100）并接收硬件模块和软件模块的接口信息（200）。 根据接口信息（300）创建硬件模块与软件模块之间的控制信号。 分配对应于控制信号的存储器映射的物理地址（400）。 自动创建硬件接口文件（500）。 自动创建软件界面驱动程序（600）。
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公开(公告)号：KR1020020079144A
公开(公告)日：2002-10-19
申请号：KR1020010019861
申请日：2001-04-13
Applicant: 한국전자통신연구원
IPC: G06F7/00
Abstract: PURPOSE: A device and a method for multiplying the finite fields on a polynomial basis are provided to offer a small volume circuit by using a digit serial mode in the finite fields multiplication of high degree polynomial and to realize the fast multiplication by using a fast clock generator deferent from the system clock. CONSTITUTION: The first storing tool stores a multiplier, a multiplicand and a product as the operation result by dividing into a digit unit. The second storing tool(15) assists the operation by storing a middle value necessary for a process carrying out the operation in the first storing tool and stores the final result. An address generating tool(16) generates an address of the second storing tool for writing or reading the value necessary for the first storing tool from the second storing tool. A clock generating tool(17) provides the fast clock operated by being separated from the system clock to the first storing tool.
Abstract translation: 目的：提供一种用于在多项式基础上乘以有限域的装置和方法，通过在高次多项式的有限域乘法中使用数字串行模式来提供小体积电路，并通过使用快速时钟来实现快速乘法 发电机不同于系统时钟。 构成：第一存储工具将乘法器，乘法器和乘积作为运算结果分成数位单元。 第二存储工具（15）通过将执行该操作的处理所需的中间值存储在第一存储工具中来存储最终结果来辅助操作。 地址生成工具（16）生成用于从第二存储工具写入或读取第一存储工具所需的值的第二存储工具的地址。 时钟产生工具（17）提供通过从系统时钟分离到第一存储工具来操作的快速时钟。
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Patent Agency Ranking
公开(公告)号：KR1020170021639A
公开(公告)日：2017-02-28
申请号：KR1020150116263
申请日：2015-08-18
Applicant: 한국전자통신연구원
CPC classification number: Y02D10/14 , Y02D10/151
Abstract: 본발명의실시예들은, 네트워크온 칩장치에관한것으로, 본발명의일 실시예에따른계층형네트워크온 칩장치는, 데이터전송경로를결정하는최상위라우터; 상기결정된데이터전송경로에따라데이터전송을중계하는중간라우터; 및각각이다수의코어및 상기다수의코어에연결되는최하위라우터를포함하는다수의코어클러스터를포함하되, 상기최상위라우터, 중간라우터및 최하위라우터들은트리구조로연결될수 있다. 본발명의실시예들에따르면, 빠른데이터전송속도, 적은면적및 적은소모전력을갖는네트워크온 칩장치를구현할수 있다.
Abstract translation: 本发明的实施例涉及一种网络上的芯片器件，根据本发明，确定数据发送路径的顶层路由器的实施例的分层网络级芯片装置; 根据确定的数据传输路径中继数据传输的中间路由器; 和每一个数量的核，和包括：多个核心路由器群集的包括至少显著耦合到所述多个核心，顶层路由器，中间路由器和至少显著路由器可以连接在一个树结构中。 根据本发明的实施例可以实现具有快的数据传输速率，小面积和低功耗的网络芯片上系统装置。
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公开(公告)号：KR101419379B1
公开(公告)日：2014-07-15
申请号：KR1020100113400
申请日：2010-11-15
Applicant: 한국전자통신연구원
Abstract: 본 발명은 분산 메모리를 가지는 다중 프로세서 시스템을 위한 네트워크 부하 감소 방법 및 노드의 구조에 관한 것으로서, 구체적으로는 본 발명의 네트워크 부하 감소 방법은 분산 메모리 및 공유자 이력 테이블을 저장하는 보조 메모리를 가지는 노드들로 구성된 다중 프로세서 시스템을 이용하며, 공유자 노드의 이력을 상기 보조 메모리의 공유자 이력 테이블에 기록하는 이력 기록 과정, 상기 보조 메모리의 공유자 이력 테이블을 참조하여 공유 데이터를 요청하는 공유 데이터 요청 과정 및 상기 분산 메모리의 공유 데이터를 삭제하고 상기 보조 메모리에 저장된 공유자 이력 테이블을 갱신하는 공유 데이터 삭제 과정을 포함한다.
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公开(公告)号：KR101107316B1
公开(公告)日：2012-01-20
申请号：KR1020080129420
申请日：2008-12-18
Applicant: 한국전자통신연구원
Abstract: 본 발명은 분산 영상 코덱의 픽셀 인터리빙 방법에 관한 것으로서, 원영상과 이전 영상의 차로 구성된 차영상을 임의의 블록으로 분할하는 단계; 분할한 각 블록에 대한 버스트 에러(Burst Error)의 총합을 구하여 테이블을 생성하는 단계; 및 상기 테이블에서 버스트 에러가 가장 큰 블록과 버스트 에러가 가장 작은 블록을 선택하고, 선택한 블록의 정보를 이용하여 원영상의 두 개의 블록의 픽셀을 픽셀 인터리빙하는 단계를 포함한다.
차영상, 버스트 에러, 픽셀, 인터리빙-
公开(公告)号：KR100901691B1
公开(公告)日：2009-06-08
申请号：KR1020070125100
申请日：2007-12-04
Applicant: 한국전자통신연구원
CPC classification number: H04L49/15 , H04L12/44 , H04L12/46 , H04L49/109 , H04L49/30
Abstract: A mesh-star mixing on-chip network communications system and a communications method thereof for implementing the expandability of minimum delay time and optimizing the communication characteristic of SoC design are provided to compose a hierarchical communications structure by connecting mesh-star mixing on-chip. Star switches formulate star networks. The star switches switch packets of star IP cores according to a source routing mode. A plurality of mesh switches forms mesh network(20). Mesh IP cores are one by one connected to each mesh switch. Bridges connect star networks and mesh network. The mesh-star mixing on-chip network communications system optimizes the communication characteristic of system on chip design.
Abstract translation: 提供了网状星型混合片上网络通信系统及其通信方法，用于实现最小延迟时间的可扩展性和优化SoC设计的通信特性，以通过连接网状星形混合片上组成分层通信结构。 星形交换机配置星形网络。 星型交换机根据源路由模式切换星型IP核的数据包。 多个网格交换机形成网状网络（20）。 网状IP内核逐个连接到每个网格交换机。 桥梁连接星形网络和网状网络。 网状星形混合片上网络通信系统优化了片上系统设计的通信特性。
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公开(公告)号：KR100798302B1
公开(公告)日：2008-01-28
申请号：KR1020060090365
申请日：2006-09-19
Applicant: 한국전자통신연구원
Abstract: 본 발명은 하나 이상의 프로세서와 상기 프로세서에 의해서 제어되는 다양한 하드웨어 모듈을 포함하는 시스템 온칩의 통신 구조에 관한 것으로,
본 발명의 시스템 온칩은 상기 시스템 온칩에 포함된 하드웨어 모듈들의 동작을 제어하는 하나 이상의 프로세서와, 상기 하드웨어 모듈들 중 상기 프로세서의 제어를 받아서 동작하는 하나 이상의 슬레이브 모듈과, 상기 하드웨어 모듈들 중 상기 슬레이브 모듈을 제어하되, 상기 프로세서의 제어를 받지 않고 동작하는 하나 이상의 마스터 모듈과, 상기 프로세서와 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 버스와, 상기 마스터 모듈과 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 네트워크를 포함한다.
본 발명에 따른 시스템 온칩은 두 가지의 데이터 통신 경로를 복합적으로 갖도록 하여, 데이터 전송의 특성에 따라서 서로 다른 통신 경로를 사용하도록 함으로써 우수한 성능의 시스템 온칩을 설계할 수 있도록 하는 효과가 있다.
시스템 온칩, 프로세서, 온칩 버스, 온칩 네트워크
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