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公开(公告)号：KR1019960026763A
公开(公告)日：1996-07-22
申请号：KR1019940034160
申请日：1994-12-14
IPC: H01L27/082
Abstract: 본 발명은 컴퓨터나 광통신 등의 고속 정보처리 시스템에 유용한 고집적형 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명에서는 소자격리를 위한 트렌치 격리공정을 개선하여 소자의 집적도를 향상시키고, 활성영역외의 컬렉터 영역을 모두 저심도랑과 유사한 깊이를 갖도록 열산화함으로써 도랑의 수를 감소시켜 공정을 단순화한다.
또한, 배선전극과 기판과의 기생용량과 관계있는 절연막의 두께를 저심도랑의 두께만큼 임의로 조절하여 금속배선의 기생용량을 줄인다. 가급적 SEG 공정을 배제하여 공정을 단순화시킴과 아울러 에미터, 베이스 및 컬렉터를 모두 자기정렬시킨다.-
公开(公告)号：KR1019960026425A
公开(公告)日：1996-07-22
申请号：KR1019940035491
申请日：1994-12-21
IPC: H01L21/331
Abstract: 본 발명에서는, 쌍극자 트랜지스터의 컬렉터 접합층에 금속성 박막의 컬렉터 메몰층을 증착시킨 후 소자격리영역을 식각하여 외부컬렉터 저항을 최소화하고, 절연막과 다결정막을 증착하여 기판에 직접 접합시키고 반대편의 기판을 기계화 연마로 평탄화시킨다.
이로써, 컬렉터 접합층의 전류와 같은 방향의 측면저항이 금속성 컬렉터 메몰층에 의해 거의 없어지므로 고속 및 고주파특성 등의 트랜지스터 성능향상을 얻을 수 있다.-
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公开(公告)号：KR1019960019595A
公开(公告)日：1996-06-17
申请号：KR1019940032108
申请日：1994-11-30
IPC: H01L21/328
Abstract: 본 발명은 베이스 저항을 줄이고 컬렉터-베이스 간의 접합용량을 감소시켜 소자의 성능을 향상시킬 수 있는 쌍극자 트랜지스터의 제조방법을 제공하는데 목적이 있는 것으로, 산화막을 이용한 소자격리 공정과, 켈렉터 영역에 산화막을 성장시키는 공정과, 베이스 박막/얇은 산화막/티타늄 박막/산화막을 순차적으로 적층하는 공정과, 감광막을 마스크로서 사용하여 고농도의 붕소를 이온주입하고 식각 속도 차이를 이용하여 에미터 영역의 산화막을 식각하고 노출된 티타늄 박막을 선택적으로 식각하고 열처리하여 티타늄 실리사이드를 형성하는 공정과, 베이스 전극인 티타늄 실리사이드 박막의 측면에 측면 산화막을 형성하여 베이스와 에미터를 결리시키는 공정과, 에미터 전극용 실리콘 박막의 형성 및 열처리에 의해 에미터를 형성하는 공정 및, 접점과 금속배선 형성 공정을 포함한다.
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Patent Agency Ranking
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公开(公告)号：KR100270332B1
公开(公告)日：2000-10-16
申请号：KR1019970058761
申请日：1997-11-07
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: A method of manufacturing silicon germanium bipolar transistor is provided to minimize the loss of the transmission signal at the transmission line and the coupling effect, to improve the uniformity of the base resistance in the wafer, and also to reduce the base resistance. CONSTITUTION: On the semiconductor substrate on which the first conductivity type high density impurities are doped, the first semiconductor thin film where the first conductivity type low-density impurities are doped, the second semiconductor thin film(19) where the first conductivity type low-density impurities are doped, and the first insulation layer(20) are successively deposited. The first and the second semiconductor thin film are selectively etched to form at least two adjacent island-shaped patterns. The second insulation layer(21) is formed on each side wall of the two patterns, and a part of the first semiconductor thin film is selectively oxidized to thereby form a heat-oxidation layer(24). The first conductive layer pattern(25) is formed on the first area. The second conductive layer pattern(26) is formed to cover the second area and the second conductive layer pattern. The third insulation layer(27) and the third planarized conductive layer(28) are successively formed thereon and a supporting substrate is adhered to the third conductive layer(28). A silicongermanium thin film pattern(30) is formed to cover the second semiconductor thin film exposed and the first conductive pattern exposed. The fourth open insulation layers(31,32) are formed. The fourth conductive layer pattern(34) is formed to contact to the silicon germanium thin film exposed. The fifth insulation layer is formed(35). A base electrode(37), an emitter electrode(36) and a collector electrode(38) are formed.
Abstract translation: 目的：提供一种制造硅锗双极晶体管的方法，以使传输线上的透射信号的损失和耦合效应最小化，以提高晶片中的基极电阻的均匀性，并且还降低基极电阻。 构成：在第一导电型高密度杂质被掺杂的半导体衬底上掺杂有第一导电型低密度杂质的第一半导体薄膜，第二半导体薄膜（19） 掺杂密度杂质，并且第一绝缘层（20）被依次沉积。 选择性地蚀刻第一和第二半导体薄膜以形成至少两个相邻的岛状图案。 第二绝缘层（21）形成在两个图案的每个侧壁上，并且第一半导体薄膜的一部分被选择性氧化，从而形成热氧化层（24）。 第一导电层图案（25）形成在第一区域上。 形成第二导电层图案（26）以覆盖第二区域和第二导电层图案。 第三绝缘层（27）和第三平坦化导电层（28）依次形成在其上，并且支撑基板粘附到第三导电层（28）。 形成硅硅薄膜图案（30）以覆盖暴露的第二半导体薄膜和暴露的第一导电图案。 形成第四开放绝缘层（31,32）。 第四导电层图案（34）形成为与暴露的硅锗薄膜接触。 形成第五绝缘层（35）。 形成基极（37），发射极（36）和集电极（38）。
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公开(公告)号：KR100237172B1
公开(公告)日：2000-01-15
申请号：KR1019960065728
申请日：1996-12-14
Applicant: 한국전자통신연구원 , 삼진컴퓨터 주식회사 , 기륭전자 주식회사
IPC: H01L21/30
Abstract: 본 발명은 다이아몬드 박막을 사용한 이종접합 반도체 기판 및 제조방법에 관한 것으로, 다이아몬드박막이 반도체기판위에 있는 구조나, 추가적으로 다이아몬드박막위에 반도체박막이 있는 구조거나, 더 나아가 능동소자영역이 다이아몬드박막으로 격리되고 필드영역이 다이아몬드로 되어 있는 형태의 기판 구조를 갖는 이종접합 반도체 기판 및 그 제조방법에 관한 것이다.
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公开(公告)号：KR100218668B1
公开(公告)日：1999-09-01
申请号：KR1019960065727
申请日：1996-12-14
Applicant: 한국전자통신연구원 , 삼진컴퓨터 주식회사 , 기륭전자 주식회사
IPC: H01L21/328
CPC classification number: H01L29/0649 , H01L29/0821 , H01L29/66265 , H01L29/66272
Abstract: 본 발명은 바이폴라 소자의 컬렉터 장치 및 그 제조 방법에 관한 것으로 수평 구조 컬렉터가 매몰산화막에 의해 기판과 격리되게 하고, 매몰컬렉터 또한 컬렉터와 수평적으로 연결되도록 하여, 고출력화를 위한 고항복전압화와 동시에 고속화를 이룰 수 있는 바이폴라 소자의 컬렉터 장치 및 그 제조방법에 관한 것이다.
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公开(公告)号：KR100205017B1
公开(公告)日：1999-07-01
申请号：KR1019950052690
申请日：1995-12-20
IPC: H01L29/70
CPC classification number: H01L29/66242 , H01L29/0821 , H01L29/7371 , Y10S148/05 , Y10S148/072
Abstract: 본 발명은 바이폴러 트랜지스터의 제조방법에 있어서, 저심도랑과 폴리실리콘 측벽막 형성공정, 자기정렬된 컬렉터-베이스 형성 공정, 및 선택적 컬렉터 이온주입에 의한 선택적 컬렉터 영역 형성공정이 개별적인 마스크의 사용없이 하나의 마스크에 의해 수행되므로 제작이 용이하며, 소자간의 격리를 위해 저심 도랑을 사용함으로써, 격리공정이 단순하며 용이할 뿐만 아니라 베이스 기생저항의 증가가 상기 저심도랑 상부에 형성된 다결정 규소 측벽막에 의해 방지되고, 상기 저심도랑에 의해 다결정 규소 측벽막 밑의 기생용량 형성이 방지된다.
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