-
公开(公告)号：KR100738836B1
公开(公告)日：2007-07-12
申请号：KR1020060043737
申请日：2006-05-16
Applicant: 한국전자통신연구원
IPC: H01L21/324 , H01L21/3065
Abstract: 본 발명은 급속열처리 장치와 리모트 플라즈마 형성 장치 사이에 수소 흡착 장치를 사용하여, 수소의 함유량을 최소화하고 소자의 신뢰성과 전기적 특성을 향상시키는 수소 흡착 장치를 이용한 급속 열처리 리모트 플라즈마 질화막 형성 장치를 제공하기 위한 것으로, NH
3 반응가스를 공급하는 가스공급 라인과, 상기 가스공급 라인을 통해 공급되는 상기 NH
3 반응가스를 활성화시켜 리모트 플라즈마를 형성하는 리모트 플라즈마 형성부와, 상기 리모트 플라즈마 형성부에서 발생되는 라디컬 및 이온 중에서 수소 라디컬 및 수소 이온의 통과를 막는 수소 흡착부와, 상기 수소 흡착부를 통과한 질소 라디컬 및 질소 이온을 이용하여 질화막을 형성하는 급속 열처리부를 포함하는 포함하는 데 있다.
질화막, 급속 열처리 장치(RTP), 리모트 플라즈마, 수소 흡착 장치-
公开(公告)号：KR100696197B1
公开(公告)日：2007-03-20
申请号：KR1020050089718
申请日：2005-09-27
Applicant: 한국전자통신연구원
IPC: H01L21/335
CPC classification number: H01L29/785 , H01L29/66818 , H01L29/7851
Abstract: A multiple-gate MOS transistor using a Si substrate and a method for manufacturing the same are provided to improve thermal conductivity and floating body effect by using a bulk silicon substrate. A channel region(32b) having a streamlined top part and a single crystalline active region(36a,36b) position at both sides of the channel region are formed on a bulk silicon substrate by using an anode patterning method. The single crystalline active region is thicker and broader than the channel region. A nitride layer(37b) is formed on both sides of the single crystalline active region to expose a top part of the single crystalline active region. A gate electrode(35) is formed on overlap the top part of the exposed single crystalline active region.
Abstract translation: 提供了使用Si衬底的多栅极MOS晶体管及其制造方法，以通过使用体硅衬底来改善导热性和浮体效应。 通过使用阳极图案化方法，在体硅衬底上形成具有流线型顶部和位于沟道区两侧的单晶有源区（36a，36b）的沟道区（32b）。 单晶有源区域比沟道区域更宽和更宽。 在单晶有源区的两侧形成氮化物层（37b），以露出单晶有源区的顶部。 在暴露的单晶有源区的顶部上重叠形成栅电极（35）。
-
公开(公告)号：KR100609367B1
公开(公告)日：2006-08-08
申请号：KR1020050034402
申请日：2005-04-26
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 제1 산화막을 형성하는 단계와, 상기 제1 웨이퍼의 상면이 노출되도록 상기 제1 웨이퍼 상부의 제1 산화막을 제거한 후 노출된 상기 제1 웨이퍼의 상면에 반도체 에피막층 및 반도체층을 순차적으로 형성하는 단계와, 상기 반도체층 상에 소정 두께의 제2 산화막이 형성된 제2 웨이퍼를 접합시키는 단계와, 상기 반도체층이 노출되도록 상기 제1 웨이퍼 하부의 제1 산화막, 상기 매립산화막층 하부의 제1 웨이퍼, 상기 매립산화막층, 상기 반도체 에피막층과 상기 매립산화막층 사이의 제1 웨이퍼 및 상기 반도체 에피막층을 순차적으로 제거하는 단계를 포함함으로써, 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온, 반도체 에피막층-
公开(公告)号：KR100532564B1
公开(公告)日：2005-12-01
申请号：KR1020040037571
申请日：2004-05-25
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L29/785 , H01L29/66818
Abstract: 본 발명은 다중 게이트 모스 트랜지스터 및 그의 제조 방법에 관한 것으로, 단결정 실리콘 패턴의 형태와 실리콘의 결정 방향에 따른 열산화 속도 차이를 이용하여 유선(∩) 형태의 채널, 점차 증가하는 형태의 확장 영역 및 상승된 구조의 소스 및 드레인을 구현한다. 채널이 유선(∩) 형태로 형성됨으로써 전계의 집중으로 인한 소자의 신뢰성 저하가 방지되며, 채널의 상부와 양 측벽이 게이트 전극으로 둘러싸여지기 때문에 게이트 전압에 의한 전류 구동 능력이 우수해진다. 또한, 크기가 증가된 확장 영역으로 인해 전류 밀집 현상이 방지되며, 상승된 소스 드레인 구조에 의해 소스 및 드레인 직렬 저항이 감소되어 전류 구동 능력이 증대된다.
-
公开(公告)号：KR101803384B1
公开(公告)日：2017-11-30
申请号：KR1020110026346
申请日：2011-03-24
Applicant: 한국전자통신연구원
Abstract: 본발명은센서리스비엘디씨모터시스템에관한것이다. 본발명의센서리스비엘디씨모터시스템은제 1 내지제 3 코일들을포함하는비엘디씨모터, 특정코일의전압과중성점전압을비교하는비교기, 특정코일의전압과상기중성점전압이같아지고특정시간후에제 1 및제 2 코일제어신호들을발생하는모터제어기, 제 1 및제 2 코일제어신호들에응답하여특정코일에전원전압또는접지전압을공급하거나특정코일을플로팅하는 3상인버터, 그리고특정시간을조절하여비엘디씨모터의구동방식을선택하는모드선택기로구성된다.
-
Patent Agency Ranking
公开(公告)号：KR1020160092383A
公开(公告)日：2016-08-04
申请号：KR1020150012951
申请日：2015-01-27
Applicant: 한국전자통신연구원
CPC classification number: H01Q19/32 , H01Q1/243 , H01Q3/2605 , H01Q21/20 , H04B7/0697 , H04L27/18
Abstract: 본발명은단일 RF 체인기반배열안테나장치및 그의구현방법에관한것이다. 본발명에따른방법은, 전송할데이터스트림의변조기법을정의하는단계, 상기정의된변조기법에근거하여동작주파수및 구현되는안테나구조파라미터를정의하는단계, 배열안테나의기생소자들에대하여구현가능한모든로드조합을탐색하여임의의로드조합을선정하는단계, 상기선정된로드조합에대하여상기변조기법기반의기저패턴에대한전력및 위상오차를평가하는단계, 및상기모든로드조합에대한평가결과에따라선택된하나이상의로드조합을기반으로배열안테나를구현하는단계를포함한다.
Abstract translation: 本发明涉及一种基于单个RF链的阵列天线及其实现方法。 根据本发明的方法包括以下步骤：定义要发送的数据流的调制技术; 基于所定义的调制技术来定义操作频率和天线结构参数; 通过搜索所有可实施的负载组件来选择随机负载组件与阵列天线的寄生元件; 基于对所选择的负载组件的调制技术来评估基本模式的功率和相位误差; 并且根据关于所有负载组件的评估结果，在多于一个选择的负载组件的基础上实施阵列天线。 根据本发明的阵列天线及其实施方法可以通过基于单个RF链的阵列天线实现多路复用增益。
-
公开(公告)号：KR1020150031713A
公开(公告)日：2015-03-25
申请号：KR1020130111272
申请日：2013-09-16
Applicant: 한국전자통신연구원
CPC classification number: H04L7/0016 , H04L27/366 , H04L27/02 , H04L27/361
Abstract: 본 발명은 신호의 크기 성분과 위상 성분을 분리하여 처리한 후 재결합하여 송신하는 장치에서 크기 성분과 위상 성분 간에 발생하는 시간차를 보정하는 방법을 제공한다. 이를 위해, 본 발명의 크기 성분과 위상 성분 간의 시간차를 보정하는 방법은 디지털 신호 처리 동작과 아날로그 신호 처리 동작에서 크기 성분과 위상 성분 중 적어도 하나에 시간 지연을 적용하여 시간차를 보정하거나, 전처리기를 구비하여 크기 성분 또는 위상 성분에 시간 지연을 적용하여 시간차를 보정한다.
Abstract translation: 本发明提供了一种用于校正在单独处理信号的幅度分量和相位分量的装置中的幅度分量和相位分量之间产生的时间差的方法，然后将组件复合并发送信号。 根据本发明，用于校正幅度分量和相位分量之间的时间差的方法包括以下步骤：通过在数字时段期间在幅度分量和相位分量中的至少一个上施加时间延迟来校正时间差 信号处理操作和模拟信号处理操作; 或者通过预处理器对幅度分量或相位分量施加时间延迟来校正时间差。
-
公开(公告)号：KR1020140030358A
公开(公告)日：2014-03-12
申请号：KR1020120093478
申请日：2012-08-27
Applicant: 한국전자통신연구원
CPC classification number: H04L25/4902 , H03K7/08 , H03M3/504 , H04B14/062
Abstract: Disclosed are a delta-sigma modulator and a transmitter including the same. The delta-sigma modulator included in a transmitter includes a first integrator to integrate an input signal and a first feedback signal; a second integrator to integrate an output signal of the first integrator and a second feedback signal; a first comparator and a second comparator to compare an output of the second integrator with a reference signal for outputting a first comparison signal and a second comparison signal, respectively; a first DAC and a second DAC to generate a first signal and a second signal corresponding to the first comparison signal and the second comparison signal, respectively; a delay unit to generate delay signals obtained by delaying the first comparison signal and the second comparison signal by a preset time; and an output DAC to generate an output signal at a multi-voltage level corresponding to the delay signals. Accordingly, the performance and efficiency of the transmitter can be improved. [Reference numerals] (509) First DAC; (511) Second DAC; (515) Delay unit; (517) Output DAC; (519) Offset compensator; (521) Time constant compensator; (523) Differential clock generator; (525) Reference signal generator
Abstract translation: 公开了一种Δ-Σ调制器和包括其的发射器。 包括在发射机中的Δ-Σ调制器包括：第一积分器，用于积分输入信号和第一反馈信号; 第二积分器，用于积分第一积分器的输出信号和第二反馈信号; 第一比较器和第二比较器，用于将第二积分器的输出与用于分别输出第一比较信号和第二比较信号的参考信号进行比较; 第一DAC和第二DAC，分别产生对应于第一比较信号和第二比较信号的第一信号和第二信号; 延迟单元，用于产生通过将第一比较信号和第二比较信号延迟预定时间而获得的延迟信号; 以及输出DAC，以产生与延迟信号对应的多电压电平的输出信号。 因此，可以提高发射机的性能和效率。 （附图标记）（509）第一DAC; （511）第二DAC; （515）延迟单位; （517）输出DAC; （519）偏移补偿器; （521）时间常数补偿器; （523）差分时钟发生器; （525）参考信号发生器
-
公开(公告)号：KR1020140001565A
公开(公告)日：2014-01-07
申请号：KR1020120069446
申请日：2012-06-27
Applicant: 한국전자통신연구원
IPC: H03M3/02
Abstract: A time constant calibration apparatus of a low pass delta sigma modulation apparatus calibrates a time constant of an integrator using a resistor and a capacitor, and the time constant calibration apparatus generates a reference voltage by flowing a reference current to a reference resistor, converts the reference voltage to a digital signal, and varies a value of the resistor of the integrator and a value of the capacitor from the digital signal. [Reference numerals] (410) Reference current generating unit; (423) Digital processing unit
Abstract translation: 低通量ΔΣ调制装置的时间常数校准装置使用电阻器和电容器校准积分器的时间常数，并且时间常数校准装置通过将参考电流流向参考电阻器来产生参考电压，转换参考电压 电压到数字信号，并且从数字信号改变积分器的电阻值和电容器的值。 （附图标记）（410）参考电流产生单元; （423）数字处理单元
-
公开(公告)号：KR1020130058294A
公开(公告)日：2013-06-04
申请号：KR1020110124221
申请日：2011-11-25
Applicant: 한국전자통신연구원
IPC: H03M1/38
Abstract: PURPOSE: An SAR(Successive Approximation Register) ADC(Analog to Digital Converter) and an operation method thereof are provided to improve the reliability of an AD conversion. CONSTITUTION: An SAR ADC(100) comprises a digital converter(110). The digital converter receives control signals from a comparator controller(120). The digital converter converts an analog input voltage into a digital signal in response to the control signals. The digital converter comprises a DAC, a comparator(112), and an SAR logic circuit(113). The DAC samples an analog input signal and outputs the sampled result as a differential signal. The comparator detects a level difference of the differential signal, latches the level difference and outputs the latched result as a comparator signal. The SAR logic circuit determines digital bits which correspond to the analog input signal from the comparator signal. [Reference numerals] (112) Comparator; (113) SAR logic circuit; (120) Comparator controller; (130) SAR controller
Abstract translation: 目的：提供SAR（逐次逼近寄存器）ADC（模数转换器）及其操作方法，以提高AD转换的可靠性。 构成：SAR ADC（100）包括数字转换器（110）。 数字转换器从比较器控制器（120）接收控制信号。 数字转换器响应于控制信号将模拟输入电压转换成数字信号。 数字转换器包括DAC，比较器（112）和SAR逻辑电路（113）。 DAC对模拟输入信号进行采样，并将采样结果作为差分信号输出。 比较器检测差分信号的电平差，锁存电平差，并将锁存结果作为比较器信号输出。 SAR逻辑电路确定与比较器信号的模拟输入信号相对应的数字位。 （112）比较器; （113）SAR逻辑电路; （120）比较器控制器; （130）SAR控制器
-
-
-
-
-
-
-
-
-
Search Results
87
records
(took 0.026 seconds)
