公开(公告)号：KR1020030034920A

公开(公告)日：2003-05-09

申请号：KR1020010066742

申请日：2001-10-29

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  조원주 ,  박경완

IPC: H01L21/265

CPC classification number: H01L29/66598 ,  H01L21/2255 ,  H01L21/3115 ,  H01L21/31155 ,  H01L29/6659

Abstract: PURPOSE: A method for fabricating an integrated circuit with a shallow junction is provided to prevent the crystal structure of a substrate from being damaged by not directly implanting impurity ions into the substrate while precisely controlling the density of the impurities through a plasma ion implantation method. CONSTITUTION: A diffusion blocking layer pattern(12) is formed on the semiconductor substrate(10). An impurity-containing spin-on-glass(SOG) layer is formed on the semiconductor substrate having the diffusion blocking layer pattern. The impurity ions are additionally implanted into the SOG layer through a plasma ion implantation method to increase the impurity density of the SOG layer. The impurities included in the SOG layer having the increased impurity density are diffused to the semiconductor substrate to form a shallow junction(16a,16b) through a solid phase diffusion method.

Abstract translation: 目的：提供一种用于制造具有浅结的集成电路的方法，以通过不通过等离子体离子注入方法精确地控制杂质的密度而将杂质离子直接注入到衬底中来防止衬底的晶体结构受损。 构成：在半导体衬底（10）上形成扩散阻挡层图案（12）。 在具有扩散阻挡层图案的半导体衬底上形成含杂质的旋涂玻璃（SOG）层。 通过等离子体离子注入法将杂质离子另外注入SOG层，以增加SOG层的杂质浓度。 包含在具有增加的杂质浓度的SOG层中的杂质通过固相扩散法扩散到半导体衬底以形成浅结（16a，16b）。

公开(公告)号：KR1020020076386A

公开(公告)日：2002-10-11

申请号：KR1020010016190

申请日：2001-03-28

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  이성재 ,  박경완

IPC: H01L29/78

CPC classification number: H01L29/78642 ,  H01L27/1203 ,  Y10S977/712 ,  Y10S977/721 ,  Y10S977/723 ,  Y10S977/887

Abstract: PURPOSE: An ultra small size vertical MOSFET device and fabrication method of the MOSFET device is provided to be capable of forming an ultra-fine vertical channel by using an SOI(Silicon On Insulator) substrate without using a lithographic processing. CONSTITUTION: A first silicon conductive layer(31) is formed by doping heavily doped dopants into an SOI substrate. After sequentially forming a lightly doped silicon layer and a heavily doped second silicon conductive layer on the first silicon conductive layer(31), the silicon layer and the second silicon conductive layer are vertically etched. After forming a gate oxide(70) on the resultant structure, the heavily doped impurities in the first and second silicon conductive layers are diffused to the silicon layer, thereby simultaneously forming a source (140), a channel(41) and a drain(90) having a vertical structure. Then, a gate electrode(101) is formed at both sidewalls of the vertical structure.

Abstract translation: 目的：提供超小尺寸垂直MOSFET器件和MOSFET器件的制造方法，以便能够通过使用SOI（绝缘体上硅）衬底形成超细垂直沟道，而不使用光刻处理。 构成：通过将重掺杂的掺杂剂掺杂到SOI衬底中而形成第一硅导电层（31）。 在第一硅导电层（31）上顺序地形成轻掺杂硅层和重掺杂的第二硅导电层之后，对硅层和第二硅导电层进行垂直蚀刻。 在所得结构上形成栅极氧化物（70）之后，第一和第二硅导电层中的重掺杂杂质扩散到硅层，从而同时形成源极（140），沟道（41）和漏极（ 90）具有垂直结构。 然后，在垂直结构的两个侧壁处形成栅电极（101）。

公开(公告)号：KR100878847B1

公开(公告)日：2009-01-15

申请号：KR1020070070665

申请日：2007-07-13

Applicant: 한국전자통신연구원

Inventor： 오순영 ,  안창근 ,  양종헌 ,  조원주 ,  이성재

IPC: H01L29/786

Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 복수개의 박막트랜지스터가 적층된 구조를 갖는 CMOS(complementary metal oxide semiconductor) 소자 및 그 제조방법에 관한 것이다. 이를 위해 본 발명은 기판 상부에 형성된 n형 박막트랜지스터; 상기 n형 박막트랜지스터 상부에 형성된 p형 박막트랜지스터; 상기 n형 박막트랜지스터와 상기 p형 박막트랜지스터 사이에 형성된 층간절연막 및 상기 n형 박막트랜지스터와 상기 p형 박막트랜지스터의 전기적 연결을 위한 배선을 포함하는 CMOS 소자를 제공한다.
박막트랜지스터, CMOS, 비정질 실리콘, 폴리 실리콘

公开(公告)号：KR1020080050965A

公开(公告)日：2008-06-10

申请号：KR1020070070665

申请日：2007-07-13

Applicant: 한국전자통신연구원

Inventor： 오순영 ,  안창근 ,  양종헌 ,  조원주 ,  이성재

IPC: H01L29/786

CPC classification number: H01L27/0922 ,  H01L21/26513 ,  H01L21/8238 ,  H01L21/823871 ,  H01L29/66757 ,  H01L29/78618

Abstract: A CMOS device using thin film transistors and a manufacturing method thereof are provided to improve the degree of integration of a semiconductor device by forming plural thin film transistors in a stack structure. An n-type thin film transistor is formed on a substrate, and a p-type thin film transistor is formed on the n-type thin film transistor. An interlayer dielectric(180) is formed between the n-type thin film transistor and the p-type thin film transistor. A metallization(190) electrically connects the n-type thin film transistor with the p-type thin film transistor. The n-type thin film transistor has a first polysilicon active layer(110), and the p-type thin film transistor has a second polysilicon active layer(210).

Abstract translation: 提供了使用薄膜晶体管的CMOS器件及其制造方法，以通过在堆叠结构中形成多个薄膜晶体管来提高半导体器件的集成度。 在衬底上形成n型薄膜晶体管，在n型薄膜晶体管上形成p型薄膜晶体管。 在n型薄膜晶体管和p型薄膜晶体管之间形成层间电介质（180）。 金属化（190）将n型薄膜晶体管与p型薄膜晶体管电连接。 n型薄膜晶体管具有第一多晶硅有源层（110），p型薄膜晶体管具有第二多晶硅有源层（210）。

公开(公告)号：KR1020060064456A

公开(公告)日：2006-06-13

申请号：KR1020050034911

申请日：2005-04-27

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L27/115

CPC classification number: H01L21/28185 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/265 ,  H01L21/28282 ,  H01L29/7881 ,  H01L29/792 ,  H01L21/823437

Abstract: 이동 전하를 이용한 비휘발성 메모리 소자 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
MOSFET, 비휘발성 메모리, 이동 전하, 플라즈마 도핑, 게이트 유전막

公开(公告)号：KR100574297B1

公开(公告)日：2006-04-27

申请号：KR1020040077206

申请日：2004-09-24

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  안창근 ,  임기주 ,  양종헌 ,  백인복 ,  이성재

IPC: H01L21/336 ,  H01L21/31 ,  H01L21/22 ,  H01L21/28

CPC classification number: H01L29/7835 ,  H01L29/41783 ,  H01L29/517 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7834

Abstract: 본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 측벽 스페이서(sidewall spacer) 형성 기술을 이용하고 박막의 증착 두께 조절을 통해 초미세 채널 길이를 가지는 전계효과 트랜지스터를 형성한다. 본 발명의 전계효과 트랜지스터는 소스와 드레인의 접합 깊이가 얕고, 소스와 게이트 그리고 드레인과 게이트의 중첩이 방지되어 기생저항이 낮다. 또한, 게이트 전계가 드레인 확장영역에 쉽게 유기되기 때문에 드레인측 채널에서의 캐리어 농도가 효과적으로 제어되며, 특히 드레인 확장영역이 소스 접합보다 얕게 형성되기 때문에 단채널 특성이 우수하다.
트랜지스터, 스페이서, 소스, 드레인, 확장영역, 기생저항

公开(公告)号：KR1020050059633A

公开(公告)日：2005-06-21

申请号：KR1020030091335

申请日：2003-12-15

Applicant: 한국전자통신연구원

Inventor： 오지훈 ,  양종헌 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/335

Abstract: SOI 기판을 이용한 극소 채널의 SOI 모스펫(MOSFET) 소자의 제조방법을 제공한다. 본 발명은 HSQ(hydrogen silsesquioxane)막의 리플로우(reflow) 공정을 이용하여 엘리베이티드 소스/드레인(ESD, elevated source/drain)을 형성하고, 저유전율의 절연막을 층간 절연막으로 형성한다. 이에 따라, 본 발명은 저저항의 소스/드레인 및 저유전율의 층간 절연막과 매우 얇은 두께의 실리콘 채널층을 갖는 SOI 기판을 사용함으로 단채널 효과를 억제할 수 있고 구동 능력이 향상되고 RC 지연 시간이 향상된 저전력 및 고속 동작의 SOI 모스펫 소자를 제조할 수 있다.

公开(公告)号：KR1020040031933A

公开(公告)日：2004-04-14

申请号：KR1020020061073

申请日：2002-10-07

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  박경완 ,  조원주 ,  장문규 ,  정우석

IPC: H01L21/027 ,  B82Y40/00

CPC classification number: H01L21/32137 ,  H01L21/3065

Abstract: PURPOSE: A dry lithography method and a method for forming a gate pattern using the same are provided to be capable of being replaced as a conventional lithography method without using a dry process. CONSTITUTION: A pattern printing object layer is prepared(S100). At this time, the pattern printing object layer is made of silicon. An electron beam irradiation is partially performed on the pattern printing object layer(S110). The pattern printing object layer is selectively removed by carrying out an RIE(Reactive Ion Etching) process using the etching rate difference between the electron beam irradiated portion and the electron beam free portion of the pattern printing object layer(S120). Preferably, the RIE process is carried out while heating the pattern printing object layer at the range of 0-1000 °C.

Abstract translation: 目的：提供干式光刻方法和使用其形成栅极图案的方法，以便能够在不使用干法的情况下作为常规光刻方法进行替换。 构成：制作图案印刷对象层（S100）。 此时，图案印刷对象层由硅制成。 在图案印刷对象层上部分地进行电子束照射（S110）。 通过使用电子束照射部分和图案印刷对象层的电子束自由部分之间的蚀刻速率差进行RIE（反应离子蚀刻）处理，选择性地除去图案印刷对象层（S120）。 优选地，在0-1000℃的范围内加热图案印刷对象层的同时进行RIE处理。

公开(公告)号：KR100425582B1

公开(公告)日：2004-04-06

申请号：KR1020010073006

申请日：2001-11-22

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  조원주 ,  박경완

IPC: H01L21/334

CPC classification number: H01L29/6659 ,  H01L21/2255 ,  H01L21/26586 ,  H01L21/823814 ,  H01L29/7833

Abstract: A method of fabricating a MOS transistor having shallow source/drain junction regions is provided. A diffusion source layer is formed on a semiconductor substrate on which gate patterns are formed. Same type or different type of impurities are implanted into the diffusion source layer several times in different directions. As a result, dislocation does not occur and the impurity concentration of the diffusion source layer can be nonuniformly controlled so that damage to the crystal structure of the semiconductor substrate does not occur. Also, the impurities nonuniformly contained in the diffusion source layer are diffused into the semiconductor substrate by a solid phase diffusion method to form shallow source/drain junction regions having LDD regions and highly doped source/drain regions by a self-alignment method.

Abstract translation: 提供了一种制造具有浅源极/漏极结区的MOS晶体管的方法。 在其上形成有栅极图案的半导体衬底上形成扩散源层。 相同类型或不同类型的杂质以不同方向被多次注入到扩散源层中。 结果，不发生位错，并且可以不均匀地控制扩散源层的杂质浓度，从而不会发生对半导体衬底的晶体结构的损害。 此外，扩散源层中不均匀包含的杂质通过固相扩散方法扩散到半导体衬底中，以通过自对准方法形成具有LDD区域和高度掺杂的源极/漏极区域的浅源极/漏极结区域。

公开(公告)号：KR1020040015417A

公开(公告)日：2004-02-19

申请号：KR1020020047506

申请日：2002-08-12

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  이성재 ,  정우석 ,  조원주 ,  박경완

IPC: H01L27/12

CPC classification number: H01L29/42384 ,  H01L29/458 ,  H01L29/7839 ,  H01L29/78609 ,  H01L29/78696

Abstract: PURPOSE: A SBTT(Schottky Barrier Tunnel Transistor) using a thin SOI(Silicon On Insulator) layer and a manufacturing method thereof are provided to be capable of restraining short channel effect and preventing leakage current. CONSTITUTION: A SBTT is provided with a substrate(110) and a buried oxide layer(120) formed on the substrate. At this time, a groove portion is formed on the buried oxide layer. The SBTT further includes a thin SOI layer(130) formed across the upper portion of the groove portion, an insulating layer for enclosing the SOI layer, a gate(150a) formed at the upper portion of the insulating layer, and a source/drain region(160) formed at both sidewalls of the gate. At this time, the source/drain region are made of a silicide layer. Preferably, the groove portion is filled with a conductive layer(150b).

Abstract translation: 目的：使用薄SOI（绝缘体上硅）层的SBTT（肖特基势垒隧道晶体管）及其制造方法能够抑制短沟道效应并防止漏电流。 构成：SBTT设置有形成在基板上的基板（110）和掩埋氧化物层（120）。 此时，在掩埋氧化物层上形成槽部。 SBTT还包括横跨沟槽部分的上部形成的薄SOI层（130），用于封装SOI层的绝缘层，形成在绝缘层上部的栅极（150a），以及源极/漏极 形成在栅极的两个侧壁处的区域（160）。 此时源/漏区由硅化物层制成。 优选地，沟槽部分填充有导电层（150b）。