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    PROCEDE DE GRAVURE D'UNE COUCHE A BASE DE SIN
    12.
    发明专利
    PROCEDE DE GRAVURE D'UNE COUCHE A BASE DE SIN 未知

    公开(公告)号：FR3065576A1

    公开(公告)日：2018-10-26

    申请号：FR1753542

    申请日：2017-04-25

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS

    IPC: H01L21/311 ,  H01L21/306

    Abstract: L'invention concerne un procédé microélectronique de gravure d'une couche (700) à base de nitrure de silicium comprenant les étapes suivantes: - modification de la couche (700) à base de nitrure de silicium (SiN) de manière à former au moins une zone modifiée (710), la modification comprenant au moins une implantation (1000) de préférence par plasma d'ions à base d'hydrogène (H) dans la couche (700) à base de SiN; - retrait de l'au moins une zone modifiée (710) ; caractérisé en ce que le retrait de l'au moins une zone modifiée (710) comprend au moins une étape de gravure de préférence par plasma de l'au moins une zone modifiée (710) utilisant une chimie comprenant au moins: ○ au moins un composé pris parmi les composés fluorocarbonés (CxFz) ou les composés hydrofluorocarbonés (CxHyFz), et ○ au moins un composé pris parmi le SiwCl(2w+2) et le SiwF(2w+2).

    PROCEDE DE REALISATION DE CONNEXIONS D'UNE PUCE ELECTRONIQUE
    16.
    发明专利
    PROCEDE DE REALISATION DE CONNEXIONS D'UNE PUCE ELECTRONIQUE 未知

    公开(公告)号：FR3047605B1

    公开(公告)日：2018-03-02

    申请号：FR1650994

    申请日：2016-02-09

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS ,  MAZEL YANN

    IPC: H01L21/02 ,  H01L23/52 ,  H01L21/027

    Abstract: L'invention concerne un procédé de réalisation de connexions conductrices (30) d'une puce électronique, comprenant les étapes suivantes : a) déposer une couche isolante (7, 9) sur une face d'une plaquette ; b) réaliser une couche à base d'au moins un métal recouvrant la couche isolante et munie de premières ouvertures ; c) graver des deuxièmes ouvertures dans la couche isolante (7, 9) dans le prolongement des premières ouvertures par gravure plasma à base d'au moins un composé halogéné ; d) recuire sous vide l'ensemble de la structure obtenue après l'étape c) ; et e) former, après l'étape d), les connexions conductrices dans les deuxièmes ouvertures.

    PROCEDE DE FORMATION D’UN MOTIF DE GUIDAGE FONCTIONNALISE POUR UN PROCEDE DE GRAPHO-EPITAXIE
    17.
    发明专利
    PROCEDE DE FORMATION D’UN MOTIF DE GUIDAGE FONCTIONNALISE POUR UN PROCEDE DE GRAPHO-EPITAXIE 未知

    公开(公告)号：FR3051964A1

    公开(公告)日：2017-12-01

    申请号：FR1654790

    申请日：2016-05-27

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： TIRON RALUCA ,  POSSEME NICOLAS ,  CHEVALIER XAVIER

    IPC: H01L21/027 ,  H01L21/033 ,  H01L21/306 ,  H01L21/3065

    Abstract: L'invention concerne un procédé de formation d'un motif de guidage fonctionnalisé destiné à un procédé de grapho-épitaxie, comportant les étapes suivantes : - formation d'une première couche de fonctionnalisation (2) sur un substrat (1); - dépôt d'une couche protectrice (3) sur la première couche de fonctionnalisation (2) ; - formation d'un motif de guidage (4) sur la couche protectrice (3), le motif de guidage (4) comportant au moins une cavité (7) débouchant sur la couche protectrice (3), la cavité (7) comportant un fond et des parois latérales (5) ; - implantation d'ions ayant un numéro atomique inférieur à 10 dans une partie de la couche protectrice (3) située au fond de la cavité par exposition à un bombardement d'ions, de façon à ce que la partie exposée de la couche protectrice puisse être gravée sélectivement par rapport à la partie non exposée de la couche protectrice ; et - gravure sélective de la partie exposée de la couche protectrice de façon à exposer une partie (13) de la première couche de fonctionnalisation située au fond de la cavité.

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    18.
    发明专利
    "PROCEDE DE REALISATION SUR UN MEME SUBSTRAT DE TRANSISTORS PRESENTANT DES CARACTERISTIQUES DIFFERENTES" 未知

    公开(公告)号：FR3051597A1

    公开(公告)日：2017-11-24

    申请号：FR1654554

    申请日：2016-05-20

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： GRENOUILLET LAURENT ,  BARNOLA SEBASTIEN ,  JAUD MARIE-ANNE ,  MAZURIER JEROME ,  POSSEME NICOLAS

    IPC: H01L21/8232 ,  H01L27/085

    Abstract: L'invention porte notamment sur un procédé de réalisation sur un même substrat (100) d'au moins un premier transistor et d'au moins un deuxième transistor présentant des caractéristiques différentes, le procédé comprenant au moins les étapes suivantes : - Réalisation sur un substrat (100) d'au moins un premier motif (200) de grille et d'au moins un deuxième motif (300) de grille; - Dépôt sur le premier et le deuxième motif (200, 300) de grille d'au moins : une première couche de protection (500) et une deuxième couche de protection (600) surmontant la première couche de protection (500) et faite en un matériau différent de celui de la première couche de protection (500) et; - Masquage du deuxième motif (300) de grille par une couche de masquage (700) ; - Gravure isotrope de la deuxième couche de protection (600) ; - Retrait de la couche de masquage (700); - Gravure anisotrope de la deuxième couche de protection (600) sélectivement à la première couche de protection (500).

    PROCEDE DE FABRICATION D'UN TRANSISTOR A DOPANT LOCALISE A L'APLOMB DE LA GRILLE
    19.
    发明专利
    PROCEDE DE FABRICATION D'UN TRANSISTOR A DOPANT LOCALISE A L'APLOMB DE LA GRILLE 未知

    公开(公告)号：FR3047352A1

    公开(公告)日：2017-08-04

    申请号：FR1650807

    申请日：2016-02-02

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS ,  BRUNET LAURENT ,  BATUDE PERRINE

    IPC: H01L21/8232 ,  H01L21/8238

    Abstract: L'invention concerne un procédé de formation d'un transistor à partir d'un empilement comprenant les couches successives suivantes : une couche isolante électriquement (1), une zone active comprenant au moins une couche semiconductrice (2) et une grille dont les flancs sont destinés à être recouverts par au moins un espaceur, le procédé comprenant : une phase de formation de cavités latérales (9), et une étape de formation d'un drain et d'une source surélevés comblant les cavités latérales (9) par croissance de la couche semi-conductrice (2) par épitaxie, caractérisé en ce que la phase de formation de cavités latérales (9) comprend, après l'étape de retrait partiel de la couche semi-conductrice (2) : une étape de formation d'une couche sacrificielle (8), une étape de retrait partiel de la couche sacrificielle (8), une étape de formation d'espaceurs contre les flancs de la grille reposant sur la couche sacrificielle résiduelle (15), une étape de retrait total de la couche sacrificielle résiduelle (15) pour former les cavités latérales (9) Le domaine de l'invention concerne l'industrie de la microélectronique et plus particulièrement la réalisation des transistors. Elle trouvera pour application privilégiée et non limitative la réalisation de transistor de type MOSFET-SOI utilisés pour la production de toutes sortes de circuits intégrés.

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