公开(公告)号：DE112018000397T5

公开(公告)日：2019-09-26

申请号：DE112018000397

申请日：2018-02-06

Applicant: IBM

Inventor： ANDERSON BRENT ALAN ,  NOWAK EDWARD

IPC: H01L29/78

Abstract: Ein Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Querschnittfläche an der Oberseite der Finne als an der Unterseite beinhaltet ein Substrat (110); eine vertikale Finne (111) auf dem Substrat (110), wobei die vertikale Finne (111) eine Querschnittfläche am Fuß (112) der vertikalen Finne (111) aufweist, die größer als eine Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) ist, wobei die Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß (112) der vertikalen Finne (111) liegt; und einen mittigen Gate-gesteuerten Bereich zwischen dem Fuß (112) und der Oberseite (113) der vertikalen Finne (111).

公开(公告)号：DE112017005485T5

公开(公告)日：2019-07-18

申请号：DE112017005485

申请日：2017-10-25

Applicant: IBM

Inventor： ANDERSON BRENT ALAN ,  CHU ALBERT ,  KIM SEONG-DONG ,  HOOK TERENCE

IPC: H01L21/8234 ,  G06F17/50 ,  H01L27/088

Abstract: Ein Verfahren für ein Einheiten-Layout (10) mit vertikalen Transistoren beinhaltet ein Erkennen von aktiven Flächenbereichen (18, 28) in einem Layout (10) einer Halbleitereinheit mit vertikalen Transistoren. Sätze von angrenzenden aktiven Flächenbereichen (18, 28) mit einem selben elektrischen Potential werden ermittelt. Die zusammenzufassenden Sätze von angrenzenden aktiven Flächenbereichen (18, 28) werden auf Grundlage eines oder mehrerer Leistungskriterien priorisiert. Die Sätze von angrenzenden aktiven Flächenbereichen (18, 28) werden so zusammengefasst, dass entsprechend einer Priorität größere aktive Flächenbereiche ausgebildet werden.

公开(公告)号：DE112016005805T5

公开(公告)日：2018-10-04

申请号：DE112016005805

申请日：2016-12-09

Applicant: IBM

Inventor： ANDERSON BRENT ALAN ,  NOWAK EDWARD

IPC: H01L29/78 ,  H01L21/335 ,  H01L21/8232 ,  H01L29/06

Abstract: Ein Verfahren zu Fertigen einer vertikalen FET-Struktur beinhaltet vor einem Abscheiden eines Gates auf einem ersten vertikalen FET auf einem Halbleitersubstrat ein Abscheiden einer ersten Schicht auf dem ersten vertikalen FET auf dem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren vor einem Abscheiden eines Gates auf einem zweiten vertikalen FET auf dem Halbleitersubstrat ein Abscheiden einer zweiten Schicht auf dem zweiten vertikalen FET auf dem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren ein Ätzen der ersten Schicht auf dem ersten vertikalen FET bis zu einer geringeren Höhe als die zweite Schicht auf dem zweiten vertikalen FET. Das Verfahren beinhaltet des Weiteren ein Abscheiden eines Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET. Das Verfahren beinhaltet des Weiteren ein Ätzen des Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET bis zu einer koplanaren Höhe.

公开(公告)号：GB2499314B

公开(公告)日：2014-12-17

申请号：GB201301434

申请日：2013-01-28

Applicant: IBM

Inventor： NOWAK EDWARD J ,  ANDERSON BRENT ALAN ,  BRYANT ANDRES

IPC: H01L29/78 ,  H01L29/66

Abstract: A fin field effect transistor (FinFET) structure and method of making the FinFET including a silicon fin that includes a channel region and source/drain (S/D) regions, formed on each end of the channel region, where an entire bottom surface of the channel region contacts a top surface of a lower insulator and bottom surfaces of the S/D regions contact first portions of top surfaces of a lower silicon germanium (SiGe) layer. The FinFET structure also includes extrinsic S/D regions that contact a top surface and both side surfaces of each of the S/D regions and second portions of top surfaces of the lower SiGe layer. The FinFET structure further includes a replacement gate or gate stack that contacts a conformal dielectric, formed over a top surface and both side surfaces of the channel region.

公开(公告)号：GB2498621B

公开(公告)日：2014-01-01

申请号：GB201221477

申请日：2012-11-29

Applicant: IBM

Inventor： BRYANT ANDRES ,  NOWAK EDWARD ,  ANDERSON BRENT ALAN ,  ADKISSON JAMES WILLIAM

IPC: H01L29/66 ,  H01L21/265 ,  H01L21/266 ,  H01L21/8232 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/423

Abstract: A method of forming an integrated circuit structure implants a first compensating implant into a substrate. The method patterns a mask on the first compensating implant in the substrate. The mask includes an opening exposing a channel location of the substrate. The method implants a second compensating implant into the channel location of the substrate. The second compensating implant is made through the opening in the mask and at an angle that is offset from perpendicular to the top surface of the substrate. The second compensating implant is positioned closer to a first side of the channel location relative to an opposite second side of the channel location and the second compensating implant comprises a material having the same doping polarity as the semiconductor channel implant. Then, the method forms a gate conductor above the channel location of the substrate in the opening of the mask.